KR100228995B1 - 마이크로프로세서용 클럭 발생기 및 pll회로 - Google Patents

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Abstract

본 발명의 클럭 발생기는 제 1 클럭을 수신하는 제 1 버퍼와, 제 1 클럭의 진폭과 다른 진폭을 가진 제 2 클럭을 수신하는 제 2 버퍼와, 제 1 버퍼의 출력과 제 2 버퍼의 출력사이의 위상을 비교하는 위상 비교기 및, 상기 제 1 버퍼의 지연 시간을 상기 제 2 버퍼의 지연 시간에 맞추기 위한 수단으로 이루어져 있다.

Description

마이크로프로세서용 클럭 발생기 및 PLL 회로{A CLOCK GENERATOR DESIGNED FOR MICROPROCESSOR AND A PLL CIRCUIT}
본 발명은 클럭 발생기에 관한 것이며, 특히 높은 클럭 주파수의 마이크로프로세서를 위해 설계된 클럭 발생기에 관한 것이다.
마이크로프로세서 클럭 발생기는 아날로그 위상고정 루프 (PLL) 에 기초하고 있다. 종래의 클럭 발생기는 1992 연도 판 IEEE JOURNAL OF SOLIDSTATE CIRCUIT VOL. 27, NO. 11 에 설명되어 있다. 도 1 은 PLL 을 채용한 종래의 클럭 발생기를 도시한 블록도이다. 이 PLL 회로는 외부 클럭 입력 버퍼 (102) 와, 위상 비교기 (104) 와, 루프 필터 (105) 와, 전압 제어 발진기 (106) 와, 내부 클럭 버퍼 (107) 및 내부 클럭 입력 버퍼 (103) 로 구성되어 있다. 또한, 이 PLL 회로는 원칩 상에 형성된다. 그러므로, 외부 클럭 입력 버퍼 (102) 와 내부 클럭 입력 버퍼 (103) 는 동일 회로 구성으로 형성된다. 외부 클럭 (100) 은 반도체 장치의 또다른 칩 내에서 발생된다. 위상 비교기 (104) 는 외부 클럭 입력 버퍼 (102) 와 내부 클럭 입력 버퍼 (103) 를 통해 외부 클럭 (100) 과 내부 클럭 (101) 을 각각 수신한다. 또한 위상 비교기 (104) 는 외부 클럭 (100) 과 내부 클럭 (101) 사이의 위상차를 검출하고, 루프 필터 (105) 를 통해서 전압 제어 발진기 (106) 에 차신호를 입력한다. 그후에, 전압 제어 발진기 (106) 는 발진 주파수를 제어한다. 결과적으로, PLL 회로가 동작하여 외부 클럭 (100) 과 내부 클럭 (101) 사이의 위상차는 없어진다.
근래, 반도체 집적 회로 장치의 고속화에 따라, 이 칩의 외부에서 발생된 외부 클럭 (100) 의 진폭이 더 작아지고 있다. 예를 들면, 외부 클럭 (100) 의 진폭은 거의 1.7 V 이다. 한편, 내부 클럭 (101) 은 이 칩으로 입력된 전원 전압과 등가의 진폭, 즉, 거의 3.3V 의 진폭으로 발진한다. 이 경우, 상이한 진폭을 가진 두 개의 입력 신호를 수신하는 외부 클럭 입력 버퍼 (102) 및 내부 클럭 입력 버퍼 (103) 의 지연시간에 차가 발생한다는 문제가 생기게 된다. 도 2 에는 내부 클럭 입력 버퍼 (103) 와 외부 클럭 입력 버퍼 (102) 의 지연 시간과, 칩에 인가되는 전원 전압사이의 상호관계가 도시되어 있다. 동도에서, 가로축은 PLL 회로를 포함한 칩의 전원 전압을 나타내고, 세로축은 외부 클럭 입력 버퍼 (102) 와 내부 클럭 입력 버퍼 (103) 의 지연 시간을 각각 나타낸다. 도 2 에 명확히 나타나 있는 바와 같이, 외부 클럭 입력 버퍼 (102) 및 내부 클럭 입력 버퍼 (103) 에 각각 입력된 신호 100 및 101 의 진폭에 차가 있을 때, 각각의 입력 버퍼의 지연 시간은 달라진다. 이와 같이, 외부 클럭 입력 버퍼 (102) 와 내부 클럭 입력 버퍼 (103) 사이의 출력의 위상차가 없어질 때에도, 각각의 입력 버퍼 지연 시간이 달라지면, 외부 클럭 (100) 과 내부 클럭 (101) 사이에 위상차가 발생된다. 또한, 클럭 101 의 진폭은 전원 전압과 동등한 것이므로, 전원 전압이 상승하면 내부 클럭 입력 버퍼 (103) 의 지연 시간은 짧아져서, 외부 클럭 입력 버퍼 (102) 와의 지연 시간차는 더욱 증가된다는 문제가 생긴다.
그러므로, 본 발명의 목적은 외부 클럭과 내부 클럭의 위상차를 없게 하는 것이다.
도 1 은 종래의 클럭 발생기를 도시한 블록도.
도 2 는 입력 버퍼 지연 시간과 전원 전압 사이의 종래 관계를 도시한 도면.
도 3 은 본 발명의 클럭 발생기를 도시한 블록도.
도 4 는 본 발명에 의한 입력 버퍼 지연 시간과 전원 전압 사이의 관계를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명*
100 : 외부 클럭 101 : 내부 클럭
102 : 외부클럭 입력버퍼, 103 : 내부클럭 입력버퍼, 104 : 위상 비교기
105 : 루프 필터 106 : 전압 제어 발진기
107 : 내부 클럭 버퍼 108 : 진폭 변환 회로
109, 110, 111 : 클럭 113 : 프로세서
500 : 반도체칩
본 발명의 클럭 발생기는, 제 1 클럭을 수신하는 제 1 버퍼; 상기 제 1 클럭의 진폭과 상이한 진폭을 갖는 제 2 클럭을 수신하는 제 2 버퍼; 상기 제 1 버퍼의 출력과 상기 제 2 버퍼의 출력사이의 위상을 비교하는 위상 비교기; 및 상기 제 1 버퍼 및 상기 위상 비교기에 결합되고, 상기 제 1 버퍼의 지연시간을 상기 제 2 버퍼의 지연시간에 맞추기 위한 등화 수단으로 이루어져 있다.
본 발명의 다른 클럭 발생기는, 제 1 지연 시간을 갖되, 상기 제 1 지연 시간 동안 제 1 진폭을 갖는 제 1 클럭을 제 2 진폭을 갖는 상기 제 1 클럭으로 변환시키는 제 1 버퍼; 제 2 지연 시간을 갖되, 상기 제 2 지연 시간 동안 제 3 진폭을 갖는 제 2 클럭을 상기 제 2 진폭을 갖는 상기 제 2 클럭으로 변환시키는 제 2 버퍼; 상기 제 2 진폭을 갖는 상기 제 1 클럭과 상기 제 2 진폭을 갖는 상기 제 2 클럭사이의 위상을 비교하는 위상 비교기; 및 제 3 지연 시간을 갖되, 상기 제 3 지연 시간 동안 상기 제 2 진폭을 갖는 상기 제 2 클럭을 상기 제 3 진폭을 갖는 상기 제 2 클럭으로 변환시키는 진폭 변환 회로를 포함하며, 상기 제 3 지연 시간은, 상기 제 2 버퍼의 상기 제 2 지연 시간과 상기 진폭 변환 회로의 상기 제 3 지연 시간의 합이 상기 제 1 버퍼의 상기 제 1 지연 시간과 거의 동일하도록 되는 것을 특징으로 한다.
본 발명의 또다른 클럭 발생기는, 제 1 지연 시간을 갖되, 상기 제 1 지연 시간 동안 제 1 진폭을 갖는 제 1 클럭을 제 2 진폭을 갖는 상기 제 1 클럭으로 변환시키는 제 1 버퍼; 제 2 지연 시간을 갖되, 상기 제 2 지연 시간 동안 제 3 진폭을 갖는 제 2 클럭을 상기 제 2 진폭을 갖는 상기 제 2 클럭으로 변환시키는 제 2 버퍼; 상기 제 2 진폭을 갖는 상기 제 1 클럭과 상기 제 2 진폭을 갖는 상기 제 2 클럭의 위상을 비교하여 상기 제 1 클럭과 상기 제 2 클럭의 위상차를 기준으로 제어 펄스를 발생시키는 위상 비교기; 상기 제어 펄스에 기하여 제어 전압을 발생시키는 루프 필터; 상기 제어 전압에 따라서 상기 제 2 진폭을 갖는 상기 제 2 클럭을 발생시키는 전압 제어 발진기; 회로를 구동시키기 위한 상기 전압 제어 발진기로부터 출력된 상기 제 2 진폭을 갖는 상기 제 2 클럭을 증폭시키는 클럭 버퍼; 및 상기 제 2 진폭을 갖는 상기 제 2 클럭을 상기 제 3 진폭을 갖는 상기 제 2 클럭으로 변환시키는 진폭 변환 회로로 이루어져 있다.
본 발명의 다른 측면인 PLL 회로는, 외부 클럭 신호를 받는 제 1 버퍼와 내부 클럭 신호를 받는 제 2 버퍼를 갖고, 양 버퍼의 출력을 위상 비교하는 PLL 회로에 있어서, 상기 내부 클럭 신호의 진폭을 상기 외부 클럭 신호의 진폭에 맞추는(adapting) 내부 클럭 진폭 변환 수단을 갖고 있으며, 다른 PLL 회로는, 제 1 버퍼를 통한 외부 클럭 신호와 제 2 버퍼를 통한 내부 클럭을 위상 비교하는 PLL 회로에 있어서, 상기 제 1 버퍼로의 신호 진폭과 상기 제 2 버퍼로의 신호 진폭을 맞추는 진폭 변환 수단을 갖으며, 또다른 PLL 회로는, 외부 칩으로부터 생성된, 진폭이 작은 외부 클럭을 제 1 버퍼로 입력하고, 내부 칩 내의 내부 클럭을 제 2 버퍼로 입력하고, 제 1 버퍼의 출력과 제 2 버퍼의 출력을 위상 비교하는 PLL 회로에 있어서, 전압 제어 발신기로부터 출력된 신호를 제 1 저항으로 전압 변환하고, 제 2 및 제 3 저항으로 저항 분할하여, 상기 내부 클럭의 진폭에 맞추는 내부 클럭 진폭 변환 회로를 갖으며, 또다른 PLL 회로는, 외부 클럭 신호를 입력하는 입력 버퍼와, 내부 클럭 입력 버퍼와, 그들 입력 버퍼의 출력을 위상 비교하며 그 위상 차에 기하여 소정의 펄스를 발생하는 위상 비교기와, 상기 소정의 펄스에 기하여 전압을 발생하는 루프 필터와, 상기 전압에 따라서 내부 클럭을 제어하는 전압 제어 발진기와, 상기 전압 제어 발진기의 출력을 입력하는 내부 클럭 버퍼와, 상기 내부 클럭 버퍼의 출력을 입력하고, 상기 내부 클럭의 진폭을 변환하는 내부 클럭 진폭 변환 회로를 구비하며, 상기 내부 클럭 진폭 변환 회로의 출력을 상기 내부 클럭 입력 버퍼로 입력하는 것을 특징으로 한다.
전술한 구성에 의해, 제 2 클럭의 진폭을 변화시켜 제 1 클럭의 진폭과 동일하게 하는 것이 가능하다. 그러므로, 제 2 클럭을 수신하기 위한 제 2 클럭 버퍼의 지연 시간과 제 1 클럭을 수신하기 위한 제 1 클럭 버퍼의 지연시간은 서로 같게 된다.
본 발명의 상기 목적 및 다른 목적, 이점 및 특징은 첨부된 도면을 참조로 한 하기 설명에 의해 더 명확해 질 것이다.
도 3 에 도시된 바와 같이, 본 발명의 클럭 발생기 (PLL 회로) 는 반도체칩 (500) 상에 내장되어 있다. PLL 회로는 외부 클럭 입력 단자 (110) 을 통해 외부 클럭 (100) 을 수신하고 이 외부 클럭 (100) 을 제 1 버퍼인 외부 클럭 입력 버퍼 (102) 에 입력한다. 외부 클럭 (100) 의 진폭은, 예를 들면, 1.7V 정도로 작다. 외부 클럭 입력 버퍼 (102) 는 클럭 (100) 을 CMOS 레벨의 클럭 (110), 예를 들면, 3.3 V 까지 증폭시킨다. 외부 클럭 입력 버퍼 (102) 는 클럭 100 을 클럭 110 으로 변환시키기 위해 지연시간을 필요로 한다. 위상 비교기 (104) 는 외부 클럭 입력 버퍼 (102) 의 출력, 즉, 클럭 110 의 위상과, 내부 클럭 입력 버퍼 (103) 의 출력, 즉, 후술할 클럭 111 의 위상을 비교한다. 위상 비교기 (104) 는 클럭 110 과 클럭 111 의 위상차를 기준으로 제어 펄스를 발생시킨다. 루프 필터 (105) 는 제어 펄스를 기준으로 제어 전압을 발생시킨다. 전압 제어 발진기 (VCO) (106) 는 루프 필터 (105) 로부터 출력된 제어 전압을 수신하고 CMOS 레벨을 가진 클럭 (112) 을 출력한다. 내부 클럭 버퍼 (107) 는 VCO (106) 로부터 출력된 클럭 (112) 을 수신하고 그 클럭 (112) 을 증폭시켜 내부 회로, 예를 들면, 프로세서 (113) 를 충분히 구동시킬 수 있는 내부 클럭 (101) 을 발생시킨다. 내부 클럭 버퍼는 CMOS 회로로 형성된다. 내부 클럭 (101) 은 CMOS 레벨, 예를 들면, 3. 3 V 의 진폭을 갖는다. 진폭 변환 회로 (108) 는 내부 클럭 (101) 을 수신하고 내부 클럭 (101) 을 클럭 109 로 변환시킨다. 그 클럭 (109) 의 진폭은 내부 클럭 (101) 의 진폭보다 작다. 진폭 변환 회로 (108) 는 지연 시간을 가지며 클럭 101 을 클럭 109 로 변환시킨다. 그러나, 진폭 변환 회로 (108) 의 지연 시간은 외부 클럭 입력 버퍼 (102) 와 나중에 설명될 내부 클럭 입력 버퍼 (103) 의 지연 시간에 비하여 충분히 작다. 따라서, 진폭 변환 회로 (108) 는 지연 시간을 갖지 않는다고 간주할 수 있다. 내부 클럭 입력 버퍼 (103) 는 클럭 109 를 수신한다. 내부 클럭 입력 버퍼 (103) 는 외부 클럭 입력 버퍼 (102) 와 회로 구성이 동일하다. 따라서, 내부 클럭 입력 버퍼는, 클럭 109 를, CMOS 레벨 (예를 들면, 3. 3V 폭의 진폭) 을 가진 클럭 (111) 으로 증폭시킨다.
본 발명의 진폭 변환 회로 (108) 는 내부 클럭 버퍼 (107) 와 내부 클럭 입력 버퍼 (103) 사이의 경로에 제공된 저항 (1) 과, 저항 (1) 의 일측과 내부 클럭 입력 버퍼 (103) 사이의 경로에 접속되어 전원 전압과 접지 전압 사이에 직렬로 연결되어 있는 저항 2 및 3 으로 구성되어 있다. 저항 2 및 3 의 저항값은 동일하다. 따라서, 클럭 109 는 전원 전압과 접지 전압 사이의 절반 전압에서 진동한다. 이 회로 (108) 는 매우 단순하기 때문에, 회로 (108) 의 지연 시간은 매우 짧다. 편의상, 외부 클럭 입력 버퍼 (102) 와, 내부 클럭 입력 버퍼 (103) 및 진폭 변환 회로 (108) 의 지연 시간을 각각 '지연 1' 과, '지연 2' 및, '지연 3' 으로 한다.
따라서, 외부 클럭 (100) 을 클럭 110 으로 변환시키기 위해 요구되는 시간은 외부 클럭 입력 버퍼 (102) 의 '지연 1' 이다. 이에 반하여, 내부 클럭 (101) 을 클럭 111 로 변환시키기 위해 요구되는 시간은, 내부 클럭 입력 버퍼 (103) 및 진폭 변환 회로 (108) 의 '지연 2' 및 '지연 3' 의 합이다.
도 2 를 참조로 하면, 외부 클럭 입력 버퍼 (102) 및 내부 클럭 입력 버퍼 (103) 에 의해 수신된 입력 클럭의 진폭이 커질수록, 외부 클럭 입력 버퍼 (102) 및 내부 클럭 입력 버퍼 (103) 의 지연시간은 작아진다. 외부 클럭 입력 버퍼 (102) 및 내부 클럭 입력 버퍼 (103) 에 의해 수신된 입력 신호의 진폭이 작아질수록 외부 클럭 입력 버퍼 (102) 및 내부 클럭 입력 버퍼 (103) 의 지연 시간은 커진다. 따라서, 진폭 변환 회로 (108) 는 클럭 109 의 진폭이 외부 클럭 (100) 과 내부 클럭 (101) 사이의 진폭, 예를 들면, 1.9V 의 진폭이 되도록 제어된다. 따라서, 도 4 를 참조로 하면, 내부 클럭 입력 버퍼 (103) 의 지연 시간은 외부 클럭 입력 버퍼 (102) 의 지연 시간보다 다소 작게 설정된다. 외부 클럭 입력 버퍼 (102) 의 지연시간과 내부 클럭 입력 버퍼 (103) 의 지연시간의 차는 진폭 변환 회로 (108) 의 지연시간이다. 따라서, 외부 클럭 (100) 을 클럭 110 으로 변환시키기 위해 요구되는 지연시간과 내부 클럭 (101) 을 클럭 111 로 변환시키기 위해 요구되는 지연시간은 거의 같은 시간이기 때문에, PLL 회로는 내부 클럭 (101) 의 위상을 외부 클럭 (100) 의 위상에 맞출 수 있다. 또한, 외부 클럭 (100) 의 진폭과 클럭 109 의 진폭은 서로 거의 동일하기 때문에, 각각의 입력 버퍼의 지연 시간은 짧아지지만, 전원 전압이 상승될 때에도 차가 발생하지 않는다.
또한, 진폭 변환 회로 (108) 는 회로 구조가 외부 클럭 입력 버퍼 (102) 및 내부 클럭 입력 버퍼 (103) 보다 더 단순하기 때문에 실제적으로 지연시간을 갖지 않는 것으로 간주된다. 따라서, 진폭 변환 회로 (108) 는 내부 클럭 (101) 이 1.7V 진폭의 외부 클럭 (100) 과 거의 동일한 진폭을 가진 클럭 (109) 으로 변환되도록 제어된다. 그 클럭 (109) 의 진폭이 외부 클럭 (100) 의 진폭과 동일하기 때문에, 외부 클럭 입력 버퍼 (102) 와 내부 클럭 입력 버퍼 (103) 의 입력 버퍼 지연 시간은 거의 동일하다. 그러므로, 본 발명의 클럭 발생기는 내부 클럭 (101) 의 위상을 외부 클럭 (100) 의 위상에 맞출 수 있다.
특정 실시예를 참조로 본 발명을 도시하고 설명하였으나, 본 발명은 전술한 구성으로만 제한되지 않으며, 첨부된 특허청구범위의 범위 내에서 변화되거나 응용될 수 있다. 예를 들면, 내부 클럭 (101) 과 외부 클럭 (100) 은 주파수가 같을 필요가 없다. 예를 들면, 내부 클럭 (101) 의 주파수는 외부 클럭 (100) 의 주파수보다 2 배 더 클 수 있다. 외부 클럭 (100) 은 외부 클럭 (100) 을 발생시키기 위한 장치에 의해 결정된다. 또한, 저항 (1) 은 결선 경로내의 내부 저항값이 충분할 때에는 의도적으로 제공될 필요가 없다. 또한, VCO (106) 와 내부 클럭 버퍼 (107) 사이에 진폭 변환 회로 (108) 가 배치될 수 없다. 즉, 진폭 변환 회로 (108) 의 출력의 진폭이 작기 때문에, 회로는 CMOS 레벨보다 작은 레벨의 진폭에서 발진된다. 결과적으로, 내부 클럭 버퍼 (107)가 CMOS 회로로 형성되기 때문에 내부 클럭 버퍼 (107) 는 클럭을 검출할 수 없다는 문제가 있다.
상기 설명된 바와 같이, 본 발명에 의하면, 내부 클럭 버퍼 (107) 와 내부 클럭 입력 버퍼 (103) 사이에 진폭 변환 회로 (108) 을 배치시킴으로서 내부 클럭 입력 버퍼 (103) 로 들어가는 클럭의 진폭을 작은 외부 클럭 진폭과 거의 동일하게 하는 것이 가능하다. 결과적으로, 내부 클럭 입력 버퍼 (103) 의 지연시간과 외부 클럭 입력 버퍼 (102) 의 지연시간 사이의 차를 거의 없앨 수 있어서, 외부 클럭 (110) 과 내부 클럭 (101) 사이의 위상차를 없앨 수 있다.

Claims (15)

  1. 제 1 클럭을 수신하는 제 1 버퍼;
    상기 제 1 클럭의 진폭과 상이한 진폭을 갖는 제 2 클럭을 수신하는 제 2 버퍼;
    상기 제 1 버퍼의 출력과 상기 제 2 버퍼의 출력사이의 위상을 비교하는 위상 비교기; 및
    상기 제 1 버퍼 및 상기 위상 비교기에 결합되고, 상기 제 1 버퍼의 지연시간을 상기 제 2 버퍼의 지연시간에 맞추기 위한 등화 수단으로 이루어진 것을 특징으로 하는 클럭 발생기.
  2. 제 1 항에 있어서, 상기 등화 수단은 상기 제 1 클럭의 진폭을 상기 제 2 클럭의 진폭에 맞추는 진폭 변환 회로를 포함하는 것을 특징으로 하는 클럭 발생기.
  3. 제 2 항에 있어서, 상기 진폭 변환 회로는, 제 1 전원 전압과 제 2 전원 전압 사이에 직렬로 제공된 제 1 저항과 제 2 저항을 가져서 상기 제 1 클럭의 전압을 저항에 따라 분배하는 것을 특징으로 하는 클럭 발생기.
  4. 제 1 지연 시간을 갖되, 상기 제 1 지연 시간 동안 제 1 진폭을 갖는 제 1 클럭을 제 2 진폭을 갖는 상기 제 1 클럭으로 변환시키는 제 1 버퍼;
    제 2 지연 시간을 갖되, 상기 제 2 지연 시간 동안 제 3 진폭을 갖는 제 2 클럭을 상기 제 2 진폭을 갖는 상기 제 2 클럭으로 변환시키는 제 2 버퍼;
    상기 제 2 진폭을 갖는 상기 제 1 클럭과 상기 제 2 진폭을 갖는 상기 제 2 클럭사이의 위상을 비교하는 위상 비교기; 및
    제 3 지연 시간을 갖되, 상기 제 3 지연 시간 동안 상기 제 2 진폭을 갖는 상기 제 2 클럭을 상기 제 3 진폭을 갖는 상기 제 2 클럭으로 변환시키는 진폭 변환 회로를 포함하며,
    상기 제 3 지연 시간은, 상기 제 2 버퍼의 상기 제 2 지연 시간과 상기 진폭 변환 회로의 상기 제 3 지연 시간의 합이 상기 제 1 버퍼의 상기 제 1 지연 시간과 거의 동일하도록 되는 것을 특징으로 하는 클럭 발생기.
  5. 제 4 항에 있어서, 상기 진폭 변환 회로는, 상기 제 2 클럭의 상기 제 3 진폭을 상기 제 1 클럭의 상기 제 1 진폭에 맞추는 것을 특징으로 하는 클럭 발생기.
  6. 제 5 항에 있어서, 상기 진폭 변환 회로는, 제 1 전원 전압과 제 2 전원 전압사이에 직렬로 제공된 제 1 저항과 제 2 저항을 가져서 상기 제 2 진폭을 갖는 상기 제 2 클럭의 전압을 저항에 따라 분배하는 것을 특징으로 하는 클럭 발생기.
  7. 제 4 항에 있어서, 상기 진폭 변환 회로는, 제 1 전원 전압과 제 2 전원 전압사이에 직렬로 제공된 제 1 저항과 제 2 저항을 가져서 상기 제 2 진폭을 갖는 상기 제 2 클럭의 전압을 저항에 따라 분배하는 것을 특징으로 하는 클럭 발생기.
  8. 제 1 지연 시간을 갖되, 상기 제 1 지연 시간 동안 제 1 진폭을 갖는 제 1 클럭을 제 2 진폭을 갖는 상기 제 1 클럭으로 변환시키는 제 1 버퍼;
    제 2 지연 시간을 갖되, 상기 제 2 지연 시간 동안 제 3 진폭을 갖는 제 2 클럭을 상기 제 2 진폭을 갖는 상기 제 2 클럭으로 변환시키는 제 2 버퍼;
    상기 제 2 진폭을 갖는 상기 제 1 클럭과 상기 제 2 진폭을 갖는 상기 제 2 클럭의 위상을 비교하여 상기 제 1 클럭과 상기 제 2 클럭의 위상차를 기준으로 제어 펄스를 발생시키는 위상 비교기;
    상기 제어 펄스에 기하여 제어 전압을 발생시키는 루프 필터;
    상기 제어 전압에 따라서 상기 제 2 진폭을 갖는 상기 제 2 클럭을 발생시키는 전압 제어 발진기;
    회로를 구동시키기 위한 상기 전압 제어 발진기로부터 출력된 상기 제 2 진폭을 갖는 상기 제 2 클럭을 증폭시키는 클럭 버퍼; 및
    상기 제 2 진폭을 갖는 상기 제 2 클럭을 상기 제 3 진폭을 갖는 상기 제 2 클럭으로 변환시키는 진폭 변환 회로로 이루어진 클럭 발생기.
  9. 제 8 항에 있어서, 상기 진폭 변환 회로는, 제 3 지연 시간을 갖되, 상기 제 3 지연 시간 동안 상기 제 2 진폭을 갖는 상기 제 2 클럭을 상기 제 3 진폭을 갖는 상기 제 2 클럭으로 변환시키며, 상기 제 3 지연 시간은, 상기 제 2 버퍼의 상기 제 2 지연시간과 상기 진폭 변환 회로의 상기 제 3 지연 시간의 합이 상기 제 1 버퍼의 상기 제 1 지연 시간과 거의 동일하도록 되는 것을 특징으로 하는 클럭 발생기.
  10. 제 9 항에 있어서, 상기 진폭 변환 회로는, 전원 전압과 접지 전압 사이에 직렬로 제공된 제 1 저항과 제 2 저항을 가져서, 상기 제 2 클럭의 상기 제 3 진폭이 상기 제 1 클럭의 상기 제 1 진폭과 거의 동일하도록 상기 제 1 저항 및 상기 제 2 저항으로 상기 제 2 클럭의 전압을 저항에 따라 분배하는 것을 특징으로 하는 클럭 제어기.
  11. 제 8 항에 있어서, 상기 진폭 변환 회로는, 전원 전압과 접지 전압 사이에 직렬로 제공된 제 1 저항과 제 2 저항을 가져서, 상기 제 2 클럭의 제 3 진폭이 상기 제 1 클럭의 상기 제 1 진폭과 거의 동일하도록 상기 제 1 저항과 상기 제 2 저항으로 상기 제 2 클럭의 전압을 저항에 따라 분배하는 것을 특징으로 하는 클럭 발생기.
  12. 외부 클럭 신호를 받는 제 1 버퍼와 내부 클럭 신호를 받는 제 2 버퍼를 갖고, 양 버퍼의 출력을 위상 비교하는 PLL 회로에 있어서, 상기 내부 클럭 신호의 진폭을 상기 외부 클럭 신호의 진폭에 맞추는 내부 클럭 진폭 변환 수단을 갖고 있는 것을 특징으로 하는 PLL 회로.
  13. 제 1 버퍼를 통한 외부 클럭 신호와 제 2 버퍼를 통한 내부 클럭을 위상 비교하는 PLL 회로에 있어서, 상기 제 1 버퍼로의 신호 진폭과 상기 제 2 버퍼로의 신호 진폭을 맞추는 진폭 변환 수단을 갖는 것을 특징으로 하는 PLL 회로.
  14. 외부 칩으로부터 생성된, 진폭이 작은 외부 클럭을 제 1 버퍼로 입력하고, 내부 칩 내의 내부 클럭을 제 2 버퍼로 입력하고, 제 1 버퍼의 출력과 제 2 버퍼의 출력을 위상 비교하는 PLL 회로에 있어서, 전압 제어 발신기로부터 출력된 신호를 제 1 저항으로 전압 변환하고, 제 2 및 제 3 저항으로 저항 분할하여, 상기 내부 클럭의 진폭을 상기 외부 클럭의 진폭에 맞추는 내부 클럭 진폭 변환 회로를 갖는 것을 특징으로 하는 PLL 회로.
  15. 외부 클럭 신호를 입력하는 입력 버퍼와, 내부 클럭 입력 버퍼와, 그들 입력 버퍼의 출력을 위상 비교하며 그 위상 차에 기하여 소정의 펄스를 발생시키는 위상 비교기와, 상기 소정의 펄스에 기하여 전압을 발생시키는 루프 필터와, 상기 전압에 따라서 내부 클럭을 제어하는 전압 제어 발진기와, 상기 전압 제어 발진기의 출력을 입력하는 내부 클럭 버퍼와, 상기 내부 클럭 버퍼의 출력을 입력하고, 상기 내부 클럭의 진폭을 변환하는 내부 클럭 진폭 변환 회로를 구비하며, 상기 내부 클럭 진폭 변환 회로의 출력을 상기 내부 클럭 입력 버퍼로 입력하는 것을 특징으로 하는 PLL 회로.
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