JP3247190B2 - 位相同期回路および集積回路装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は集積回路に分配される
クロック信号の遅延を防止するための位相同期回路およ
び位相同期回路を含む集積回路装置に関し、特に同期式
ディジタルデータ処理システムにおいて、データ授受を
困難化する事を防止するべく、伝播遅延時間を自動調整
する位相同期回路および位相同期回路を含む集積回路装
置に関するものである。

【０００２】

【従来の技術】ディジタルデータ処理システムにおいて
伝播遅延時間が、データ授受を困難化する場合について
説明する。特に、集積回路におけるクロック信号に生じ
る伝播遅延時間が問題である。クロック信号の一周期
は、４０ＭＨｚで２５ｎＳ程度である。集積回路では一
般に、入力された外部クロック信号が入力バッファおよ
び並列接続された内部バッファを複数段通過した後、内
部クロック信号として集積回路内部に分配される。複数
段のバッファを必要とする理由は、バッファの次段駆動
能力に制限があるためである。

【０００３】この場合、外部クロック信号は複数段のバ
ッファを通過するため、内部クロック信号と外部クロッ
ク信号との間に伝播遅延時間が生じる。例えば、入力バ
ッファを通過することによって１〜２ｎＳ程度の遅延が
発生する。ここで、第１の集積回路群から外部クロック
信号に同期して出力されるデータを、第２の集積回路上
で外部クロック信号に同期して取り込もうとするときを
考える。

【０００４】図２９は従来の集積回路を示す図である。
図において、２は集積回路、３は集積回路２の中に設け
られた論理回路、４は論理回路３の中に設けられた順序
回路、５は外部から集積回路２へ入力されるクロック信
号ＣＫ１を受けるクロック入力端子、６は外部から集積
回路２に入力される入力データＤＩ１を受けるデータ入
力端子、７は集積回路２で処理されたデータを外部に出
力するデータ出力端子、Ｂｕ１は外部から入力されるク
ロック信号ＣＫ１を集積回路２内部に取り込むためクロ
ック入力端子５に入力端を接続したバッファ、Ｂｕ２は
外部から入力される入力データＤＩ１を集積回路２内部
に取り込むためデータ入力端子６に入力端を接続したバ
ッファ、Ｂｕ３はクロック信号ＣＫ１を順序回路４に供
給するため論理回路３のなかに設けられバッファＢｕ１
の出力端に入力端を接続したメインのバッファ、Ｂｕ４
〜Ｂｕ６はクロック信号ＣＫ１を順序回路４に直接供給
するためバッファＢｕ３の出力端に入力端を接続し順序
回路４に出力端を接続したバッファ、８はバッファＢｕ
３〜Ｂｕ６で構成されたクロックバッファ、Ｂｕ７は順
序回路４で処理された出力データＤＯ１を集積回路２か
ら外部に出力するため入力端を順序回路４に接続し出力
端をデータ出力端子７に接続したバッファである。

【０００５】そして、バッファＢｕ１から出力される信
号をＳＢｕ１、バッファＢｕ２から出力される信号をＳ
Ｂｕ２、バッファＢｕ４の出力する信号をＳＢｕ４、順
序回路４から出力される信号をＳ４と表す。

【０００６】次に、図２９に示した集積回路２の動作を
図３０を用いて説明する。クロック入力端子５に入力さ
れるクロック信号ＣＫ１に同期してデータ入力端子６か
ら入力データＤＩ１が入力されている。入力データＤＩ
１は、順に入力されるDataＡ１，DataＡ２，DataＡ３等
の複数のデータによって構成されている。

【０００７】入力されたクロック信号ＣＫ１はバッファ
Ｂｕ１を通して集積回路２内部に取り込まれる。すなわ
ち、バッファＢｕ１は集積回路２の内部に対して信号Ｓ
Ｂｕ１を出力する。この信号ＳＢｕ１はクロック信号Ｃ
Ｋ１に対してバッファＢｕ１で付加された一定時間Δｔ
１の遅れを持っている。さらにバッファＢｕ１の出力信
号ＳＢｕ１を受けたクロックバッファ８は、順序回路４
に対して最終的にバッファＢｕ４〜Ｂｕ６から信号ＳＢ
ｕ４等を出力する。例えばこの時、信号ＳＢｕ４は信号
ＳＢｕ１に対して一定時間Δｔ２の遅れを有している。
この遅延時間Δｔ２はバッファＢｕ３及びバッファＢｕ
４での信号遅延である。

【０００８】一方、入力された入力データＤＩ１はバッ
ファＢｕ２を通して集積回路２の内部に取り込まれる。
すなわち、バッファＢｕ２は集積回路２の内部に対して
信号ＳＢｕ２を出力する。この信号ＳＢｕ２はクロック
信号ＣＫ１に対してバッファＢｕ２で付加された一定時
間の遅れを持っている。

【０００９】ここで、入力されるクロック信号ＣＫ１の
１クロック毎の立ち上がりを順にＣＫ１_-1，ＣＫ１_-2，
ＣＫ１_-3とする。データDataＡ１はクロック信号ＣＫ１
の立ち上がりＣＫ１_-1に対応する信号ＳＢｕ４の立ち上
がり（ＣＫ１_-1）で順序回路４に取り込まれて処理され
る。

【００１０】そして、順序回路４で処理されたデータ
は、信号ＳＢｕ４に同期した信号Ｓ４としてバッファＢ
ｕ７に対して出力される。信号Ｓ４の出力されるタイミ
ングは、信号ＳＢｕ４に対して一定時間Δｔ３の遅延が
ある。バッファＢｕ７での遅延によって、データ出力端
子７から出力される出力データＤＯ１は、信号Ｓ４に対
して一定時間Δｔ４さらに遅れる。

【００１１】次に、上述した集積回路を複数接続した場
合の各クロック信号、入力データ及び出力データの関係
を図３１を用いて説明する。図３１において、１はクロ
ック信号ＣＫを出力するクロック発振回路、２は図２９
に示した集積回路２と同等の機能を有する回路、９及び
１６は順序回路を有する集積回路である。図３１におい
て、図２９と同じ符号は図２９に相当する部分を示す。

【００１２】図において、１１及び１８はそれぞれ集積
回路９及び１６の中に設けられた順序回路、１２及び１
９はそれぞれ外部から集積回路９及び１６へ入力される
クロック信号ＣＫ２及びＣＫ３を受けるクロック入力端
子、１３は外部から集積回路９に入力される入力データ
ＤＩ２を受けるデータ入力端子、２０及び２１は外部か
ら集積回路１６に入力される入力データを受けるデータ
入力端子、１４及び２２は集積回路９及び１６で処理さ
れたデータを外部に出力するデータ出力端子、Ｂｕ８及
びＢｕ１５は外部から入力されるクロック信号ＣＫ２及
びＣＫ３を集積回路９及び１６内部に取り込むためクロ
ック入力端子１２及び１９に入力端を接続したバッフ
ァ、Ｂｕ９は外部から入力される入力データＤＩ２を集
積回路９内部に取り込むためデータ入力端子１３に入力
端を接続したバッファ、Ｂｕ１６及びＢｕ１７は外部か
ら入力されるそれぞれの入力データを集積回路１６内部
に取り込むためデータ入力端子２０及び２１にそれぞれ
入力端を接続したバッファ、Ｂｕ１０及びＢｕ１８はク
ロック信号ＣＫ２及びＣＫ３を順序回路１１及び１８に
それぞれ供給するため集積回路９及び１６に設けられバ
ッファＢｕ８及びＢｕ１５の出力端に入力端を接続した
メインのバッファ、Ｂｕ１１〜Ｂｕ１３及びＢｕ１９〜
Ｂｕ２１はそれぞれクロック信号ＣＫ２及びＣＫ３を順
序回路１１及び１８に直接供給するためバッファＢｕ１
０及びＢｕ１８の出力端に入力端を接続し順序回路１１
及び１８に出力端を接続したバッファ、１５及び２３は
それぞれバッファＢｕ１０〜Ｂｕ１３及びバッファＢｕ
１８〜Ｂｕ２１で構成されたクロックバッファ、Ｂｕ１
４は順序回路１１で処理された出力データＤＯ２を集積
回路９から外部に出力するため入力端を順序回路１１に
接続し出力端をデータ出力端子１４に接続したバッフ
ァ、２２は順序回路１８で処理された出力データＤＯ３
を集積回路１６から外部に出力するため入力端を順序回
路１８にバッファを介して接続したデータ出力端子であ
る。

【００１３】そして、バッファＢｕ８から出力される信
号をＳＢｕ８、バッファＢｕ１１から出力される信号を
ＳＢｕ１１と表す。また、バッファＢｕ１６及びＢｕ１
７から出力される信号をＳＢｕ１６及びＳＢｕ１７、バ
ッファＢｕ１９から出力される信号をＳＢｕ１９と表
す。

【００１４】ここで、集積回路２及び集積回路９は第１
の集積回路群である。集積回路１６は第２の集積回路で
ある。集積回路２は、外部からクロック入力端子５に供
給されるクロック信号ＣＫ１に同期して、データ入力端
子６から入力データＤＩ１を順序回路４に取り込み、順
序回路４で処理し、順序回路４で生成された出力データ
ＤＯ１をデータ出力端子７から外部へ出力する。また、
集積回路９は、外部からクロック入力端子１２に供給さ
れるクロック信号ＣＫ２に同期して、データ入力端子１
３から入力データＤＩ２を順序回路１１に取り込み、順
序回路１１で処理し、順序回路１１で生成された出力デ
ータＤＯ２をデータ出力端子１４から外部へ出力する。
なお、クロック信号ＣＫ１，ＣＫ２は、伝達途中で波形
の鈍りや僅かの遅延が発生するためクロック発振回路１
から出力されるクロック信号ＣＫとは異なるが、違いは
僅かであることからクロック信号ＣＫと同じものとして
取り扱う。

【００１５】集積回路１６は、集積回路２のデータ出力
端子７にデータ入力端子２１を接続し、集積回路９のデ
ータ出力端子１４にデータ入力端子２１を接続してい
る。そして、集積回路１６は、集積回路２と集積回路９
でそれぞれ処理されたデータＤＯ１及びＤＯ２を入力デ
ータとしてデータ入力端子２１とデータ入力端子２０か
ら入力する。入力されたデータＤＯ１及びＤＯ２は、そ
れぞれバッファＢｕ１７及びバッファＢｕ１６を通し
て、信号ＳＢｕ１７及びＳＢｕ１６として順序回路１８
に入力される。順序回路１８は、信号ＳＢｕ１９によっ
て駆動され、入力された信号ＳＢｕ１６及びＳＢｕ１７
を処理する。

【００１６】以上の集積回路２と集積回路９と集積回路
１６の動作を図３２に示す。集積回路２の順序回路４で
は、データ入力端子６から入力された、データDataＡ１
１，DataＡ１２，DataＡ１３等からなる入力データＤＩ
１が、信号ＳＢｕ４に同期して処理され、生成されたデ
ータDataＢ９，DataＢ１０，DataＢ１１等からなる出力
データＤＯ１が、信号ＳＢｕ４に同期してデータ出力端
子７から出力される。信号ＳＢｕ４がクロック信号ＣＫ
の立ち上がりに対して一定時間Δｔ１０の遅延を持って
いる。この遅延は、バッファＢｕ１及びクロックバッフ
ァ８で発生している。そして、順序回路４での処理及び
バッファＢｕ７を通ることによって、出力データＤＯ１
の各データが出力されるタイミングは信号ＳＢｕ４の立
ち上がりに対して遅延する。従って、出力データＤＯ１
はクロック信号ＣＫに対して一定時間Δｔ１１遅延す
る。

【００１７】同様に、集積回路９の順序回路１１は、デ
ータ入力端子１３から入力された入力データＤＩ２が信
号ＳＢｕ１１に同期して処理され、生成された出力デー
タＤＯ２が信号ＳＢｕ１１に同期してデータ出力端子１
４から出力される。信号ＳＢｕ１１が出力されるタイミ
ングはクロック信号ＣＫの立ち上がりに対して一定時間
Δｔ１２の遅延を持っている。この遅延は、バッファＢ
ｕ８及びクロックバッファ１５で発生している。そし
て、順序回路１１での処理及びバッファＢｕ１４を通る
ことによって、出力データＤＯ２が集積回路９から出力
されるタイミングは信号ＳＢｕ１１の立ち上がりに対し
て遅延する。従って、出力データＤＯ２の出力されるタ
イミングはクロック信号ＣＫの立ち上がりに対して一定
時間Δｔ１３遅延する。

【００１８】順序回路４及び１１から集積回路１６のデ
ータ入力端子２０，２１に入力する出力データＤＯ１及
び出力データＤＯ２は、バッファＢｕ１７及びバッファ
Ｂｕ１６を介して順序回路１８に伝達されるため、順序
回路１８に到達したときにはさらに一定時間遅延してい
る。順序回路１１から順序回路１８に入力される信号Ｓ
Ｂｕ１６は、クロックバッファ１５と順序回路１１とバ
ッファＢｕ８，Ｂｕ１４，Ｂｕ１６での遅延が付加され
て、クロック信号ＣＫの立ち上がりに対して一定時間Δ
ｔ１５だけ遅れる。また、順序回路４から順序回路１８
に入力される信号ＳＢｕ１７は、クロックバッファ８と
順序回路４とバッファＢｕ１，Ｂｕ７，Ｂｕ１７での遅
延が付加されて、クロック信号ＣＫの立ち上がりに対し
て一定時間Δｔ１４遅れる。ここで、順序回路１８に入
力される信号ＳＢｕ１６，ＳＢｕ１７の遅延時間Δｔ１
５，Δｔ１４が異なるため、順序回路１８に信号ＳＢｕ
１６，ＳＢｕ１７を取り込み、処理するための内部クロ
ック信号（信号ＳＢｕ１９）のタイミングのずれを許容
できる範囲が狭くなり、データの授受が困難となる。ま
た、信号ＳＢｕ１６，ＳＢｕ１７のうち遅いほうに合わ
せてデータ処理等を行うため、集積回路１６の処理速度
が遅くなり、高速化の妨げになる。

【００１９】特に外部クロック周期に対し、伝播遅延時
間が等しいような高速データ転送においては、正確なデ
ータ授受のための第１の方策として、内部クロック信号
と外部クロック信号間の伝播遅延時間をなくし、位相差
をなくす必要がでてくる。

【００２０】その例として、特開昭６２−２６１２１６
号公報に開示されたクロック分配回路がある。この例
は、外部クロック信号を入力とし遅延素子を複数直列接
続した遅延回路と、その遅延回路の各タップ出力をカウ
ンタの出力に応じて順次選択する選択回路と、その選択
回路により選択されたクロック信号を分配するバッファ
回路と、そのバッファ回路出力と前記外部クロック信号
に位相差があれば前記カウンタの値をカウントアップさ
せる制御回路とで構成された位相同期回路を有するもの
である。

【００２１】この位相同期回路を内蔵した集積回路は、
外部クロック信号に対し、バッファ回路出力すなわち内
部クロック信号の位相が合うまでカウンタのカウント値
が上がり、内部クロックの位相が遅れていき、外部クロ
ックと内部クロックの位相一致時点でカウント動作を停
止し、内部クロック信号の位相が確定する。

【００２２】この構成では、カウンタの動作スピードが
遅いこと、カウンタ出力をコード化しタップ出力を選択
するといった回路が必要で回路の高速化・回路の小規模
化に向かないとういう欠点がある。

【００２３】特開昭６２−２６１２６号公報に示された
クロック分配回路を用いた集積回路は、正確なデータ授
受のため、外部クロック信号の位相と内部クロック信号
の位相差を小さくして、クロックバッファにおいて発生
する伝播遅延時間を無視できるようにしているが、出力
データに付加される順序回路及び出力バッファ等におけ
る伝播遅延時間を除去できていない。

【００２４】

【発明が解決しようとする課題】従来の集積回路装置は
以上のように構成されているので、集積回路に内蔵され
た位相同期回路が内部クロックの位相を確定するのに要
する時間が長いため、高速データ処理を行う集積回路同
士を接続してデータの授受を行うことが困難であるとい
う問題点があった。

【００２５】また、集積回路２，９，１６から出力され
るデータの出力タイミングは、各集積回路２，９，１６
に供給されるクロック信号ＣＫの立ち上がりからかなり
大きな遅延時間を有しており、その差が集積回路２，９
毎に異なっているため、データの授受が困難であるとと
もに、それらのデータを入力して処理する集積回路１６
の処理速度が遅くなり高速にデータ処理ができないとい
う問題点があった。

【００２６】この発明は上記のような問題点を解消する
ためになされたもので、集積回路装置を構成している集
積回路の内部クロックを短時間で確定することを目的と
しており、集積回路から出力されるデータの位相を集積
回路に与えられるクロックの位相に一致させることを目
的としている。

【００２７】

【課題を解決するための手段】第１の発明に係る集積回
路装置は、クロック信号に応じて動作する順序回路を含
み、基準クロック信号を外部から入力する集積回路を有
する集積回路装置であって、前記順序回路の出力信号を
フィードバックするフィードバック手段と、前記フィー
ドバック手段に接続され、前記順序回路の前記出力信号
を入力するとともに、基準クロック信号を入力し、前記
順序回路の前記出力信号の位相が前記基準クロック信号
の位相に近づくように前記順序回路を駆動する前記クロ
ック信号の位相を制御しつつ、前記順序回路に対して該
順序回路を駆動する前記クロック信号を供給する位相同
期回路とを備えて構成されている。

【００２８】第２の発明に係る集積回路装置は、第１の
発明の集積回路装置において、前記位相同期回路は、複
数段直列に接続された遅延素子と、第１段目の前記遅延
素子の入力端に接続され前記基準クロック信号が入力さ
れるクロック信号入力端子と、複数の前記遅延素子のそ
れぞれの出力端に接続された複数の遅延クロック出力端
子とを有する遅延回路と、前記遅延回路の複数の前記遅
延クロック出力端子の対応するものにそれぞれ接続され
た複数の遅延クロック入力端子と、出力端子と、第１お
よび第２の制御端子とを有し、前記遅延クロック入力端
子から入力される複数のクロック信号のうちのいづれか
を前記第１および第２の制御端子に入力される信号に応
じて選択して前記出力端子から前記順序回路へ対して出
力する選択回路と、前記フィードバック手段に接続さ
れ、前記順序回路の前記出力信号が入力される第１の入
力端子と、前記遅延回路の前記クロック信号入力端子か
ら前記クロック信号を受ける第２の入力端子と、前記選
択回路の前記第１及び第２の制御端子にそれぞれ対応し
た第１及び第２の制御信号出力端子とを有し、前記第１
の入力端子と前記第２の入力端子とからそれぞれ入力さ
れる信号の位相を比較して位相の進み遅れの判別結果を
示す位相比較信号を前記第１の制御信号出力端子から前
記第１の制御端子に対して出力し、選択のタイミングを
指示する位相切り替え信号を前記第２の制御信号出力端
子から前記第２の制御端子に対して出力する位相比較回
路とを備えて構成されている第３の発明に係る集積回路
装置は、第２の発明の集積回路装置において、前記選択
回路は、前記選択回路の前記第１及び第２の制御端子に
接続され、前記複数の遅延クロック入力端子にそれぞれ
対応した複数のレジスタを有し、リセット信号に応じて
データを記憶する前記レジスタが一つ選択され、前記位
相比較回路が出力する前記位相比較信号に応じて前記デ
ータのシフト方向を決定し、前記位相切り替え信号に応
じて前記データのシフト動作を行うシフトレジスタをさ
らに備え、前記データを記憶している前記レジスタに対
応した前記遅延クロック入力端子から入力される前記ク
ロック信号を選択することを特徴とする。

【００２９】第４の発明に係る集積回路装置は、第３の
発明の集積回路装置において、前記選択回路は、前記シ
フトレジスタに接続され、前記シフトレジスタの初段あ
るいは最終段の前記レジスタにデータが移されたとき、
前記シフトレジスタに対して前記リセット信号を出力す
るリセット信号発生手段をさらに備えて構成されてい
る。

【００３０】第５の発明に係る集積回路装置は、第３の
発明の集積回路装置において、前記位相同期回路は、前
記位相比較回路の前記第１の制御信号出力端子及び前記
選択回路の前記第１の制御端子に接続され、前記シフト
レジスタの初段あるいは最終段のレジスタにデータが移
されたとき、前記シフトレジスタを強制的に前記位相比
較信号の示す方向とは逆方向にシフトさせる信号を前記
第１の制御端子に対して出力し、その逆方向シフト状態
を前記位相比較信号が変化するまで保持するシフト制御
手段をさらに備えて構成されている。

【００３１】第６の発明に係る集積回路装置は、第１の
発明の集積回路装置において、前記集積回路は、第１及
び第２の集積回路を含み、前記位相同期回路は前記第１
の集積回路内に配設され、前記順序回路は前記第２の集
積回路内に配設され、前記第１の集積回路は、前記第２
の集積回路とは異なる基板上に形成されていることを特
徴とする。

【００３２】第７の発明に係る集積回路装置は、第１の
発明の集積回路装置において、前記集積回路は、外部か
ら入力される基準クロック信号をバッファリングする第
１のバッファをさらに備え、前記フィードバック手段
は、前記第１のバッファと同じ遅延量を有する第２のバ
ッファを備えて構成されている。

【００３３】第８の発明に係る集積回路装置は、クロッ
ク信号に応じて動作する第１の順序回路を含むととも
に、外部から基準クロック信号を入力する第１の集積回
路と、クロック信号に応じて動作する第２の順序回路を
含むとともに、外部から基準クロック信号を入力する第
２の集積回路とを備え、前記第１の集積回路は、前記第
１の順序回路の出力信号をフィードバックするフィード
バック手段と、該フィードバック手段に接続され、前記
第１の順序回路の前記出力信号及び基準クロック信号を
入力し、前記第１の順序回路の前記出力信号の位相が前
記基準クロック信号の位相に近づくように該第１の順序
回路を駆動するための前記クロック信号の位相を制御し
つつ、前記第１の順序回路に対して該第１の順序回路を
駆動するための前記クロック信号を供給する第１の位相
同期回路とをさらに含み、前記第２の集積回路は、前記
第２の順序回路を駆動する前記クロック信号を前記第２
の順序回路に入力される時点でフィードバックするフィ
ードバック手段と、該フィードバック手段に接続され、
前記基準クロック信号及び前記第２の順序回路を駆動す
る前記クロック信号を入力し、前記入力時点における前
記第２の順序回路を駆動する前記クロック信号の位相を
前記基準クロックの位相に近づくように前記クロック信
号の位相を制御しつつ、前記第２の順序回路に対して該
第２の順序回路を駆動する前記クロック信号を供給する
第２の位相同期回路とをさらに含み、前記第１の順序回
路から出力する前記出力信号を前記第２の順序回路で処
理することを特徴とする。

【００３４】第９の発明に係る位相同期回路は、複数段
直列に接続された遅延素子と、第１段目の前記遅延素子
の入力端に接続され前記基準クロック信号が入力される
クロック信号入力端子と、複数の前記遅延素子のそれぞ
れの出力端に接続された複数の遅延クロック出力端子と
を有する遅延回路と、前記遅延回路の複数の前記遅延ク
ロック出力端子の対応するものにそれぞれ接続された複
数の遅延クロック入力端子と、出力端子と、第１および
第２の制御端子とを有し、前記遅延クロック入力端子か
ら入力される複数のクロック信号のうちのいづれかを前
記第１および第２の制御端子に入力される信号に応じて
選択して前記出力端子から出力する選択回路と、第１の
入力端子と、前記遅延回路の前記クロック信号入力端子
から前記クロック信号を受ける第２の入力端子と、前記
選択回路の前記第１及び第２の制御端子にそれぞれ対応
した第１及び第２の制御信号出力端子とを有し、前記第
１の入力端子と前記第２の入力端子とからそれぞれ入力
される信号の位相を比較して位相の進み遅れの判別結果
を示す位相比較信号を前記第１の制御信号出力端子から
前記第１の制御端子に対して出力し、選択のタイミング
を指示する位相切り替え信号を前記第２の制御信号出力
端子から前記第２の制御端子に対して出力する位相比較
回路とを備え、前記選択回路は、前記選択回路の前記第
１及び第２の制御端子に接続され、前記複数の遅延クロ
ック入力端子にそれぞれ対応した複数のレジスタを有
し、リセット信号に応じてデータを記憶する前記レジス
タが一つ選択され、前記位相比較回路が出力する前記位
相比較信号に応じて前記データのシフト方向を決定し、
前記位相切り替え信号に応じて前記データのシフト動作
を行うシフトレジスタをさらに備え、前記データを記憶
している前記レジスタに対応した前記遅延クロック入力
端子から入力される前記クロック信号を選択することを
特徴とする。

【００３５】第１０の発明に係る集積回路装置は、クロ
ック信号に応じて動作する順序回路を含み、基準クロッ
ク信号を外部から入力する集積回路を有する集積回路装
置であって、前記順序回路を駆動するために該順序回路
に入力されるクロック信号をフィードバックするフィー
ドバック手段と、複数段直列に接続された遅延素子と、
第１段目の前記遅延素子の入力端に接続され前記基準ク
ロック信号が入力されるクロック信号入力端子と、複数
の前記遅延素子のそれぞれの出力端に接続された複数の
遅延クロック出力端子とを有する遅延回路と、前記遅延
回路の複数の前記遅延クロック出力端子の対応するもの
にそれぞれ接続された複数の遅延クロック入力端子と、
出力端子と、第１および第２の制御端子とを有し、前記
遅延クロック入力端子から入力される複数のクロック信
号のうちのいづれかを前記第１および第２の制御端子に
入力される信号に応じて選択して前記出力端子から前記
順序回路へ対して出力する選択回路と、前記フィードバ
ック手段に接続され、前記順序回路に入力される前記ク
ロック信号を受け入力される第１の入力端子と、前記遅
延回路の前記クロック信号入力端子から前記クロック信
号を受ける第２の入力端子と、前記選択回路の前記第１
及び第２の制御端子にそれぞれ対応した第１及び第２の
制御信号出力端子とを有し、前記第１の入力端子と前記
第２の入力端子とからそれぞれ入力される信号の位相を
比較して位相の進み遅れの判別結果を示す位相比較信号
を前記第１の制御信号出力端子から前記第１の制御端子
に対して出力し、選択のタイミングを指示する位相切り
替え信号を前記第２の制御信号出力端子から前記第２の
制御端子に対して出力する位相比較回路とを備え、前記
選択回路は、前記選択回路の前記第１及び第２の制御端
子に接続され、前記複数の遅延クロック入力端子にそれ
ぞれ対応した複数のレジスタを有し、リセット信号に応
じてデータを記憶する前記レジスタが一つ選択され、前
記位相比較回路が出力する前記位相比較信号に応じて前
記データのシフト方向を決定し、前記位相切り替え信号
に応じて前記データのシフト動作を行うシフトレジスタ
をさらに備え、前記データを記憶している前記レジスタ
に対応した前記遅延クロック入力端子から入力される前
記クロック信号を選択することを特徴とする。

【００３６】第１１の発明に係る集積回路装置は、第１
０発明の集積回路装置において、前記集積回路は、第１
及び第２の集積回路を含み、前記順序回路は、前記第１
の集積回路に配設された第１の順序回路と、前記第２の
集積回路に配設された第２の順序回路とを含み、前記第
１の順序回路が出力する出力信号を前記第２の順序回路
で処理することを特徴とする。

【００３７】

【作用】第１の発明における位相同期回路は、フィード
バック手段によって、入力した順序回路の出力信号と基
準クロック信号とを例えば比較することよって、順序回
路の出力信号の位相が基準クロック信号の位相に近づく
ように、順序回路を駆動するクロック信号の位相を制御
しつつ、順序回路を駆動するクロックを供給することが
できる。従って、順序回路から出力される出力信号の位
相が基準クロック信号の位相に近いことから、集積回路
装置内の集積回路で基準クロック信号に合わせて順序回
路の出力信号を処理することにより高速な信号処理に対
応できる。

【００３８】第２の発明における位相比較回路は、フィ
ードバック手段によって、遅延回路の第１段目の遅延素
子の入力端に入力されるクロック信号と順序回路の出力
信号との位相を比較して、その比較結果に応じて、位相
の進み遅れの判別結果を示す位相比較信号と選択のタイ
ミングを指示する位相切り替え信号とを選択回路に対し
て出力する。一方、遅延回路は、複数の遅延素子によっ
て遅延時間の異なるクロック信号を複数の遅延クロック
出力端子から出力することができる。選択回路は、遅延
回路の複数の遅延クロック出力端子から出力されたクロ
ック信号のなかから位相比較信号と位相切り替え信号と
に応じて最適なクロック信号を選択して出力することが
できる。この様に、位相比較回路、遅延回路及び選択回
路によって、順序回路の出力信号の位相が基準クロック
信号の位相に近づくように、順序回路を駆動するクロッ
ク信号の位相を制御しつつ、順序回路を駆動するクロッ
クを供給することができる。

【００３９】第３の発明におけるシフトレジスタは入力
される位相比較信号と位相切り替え信号とに応答して、
レジスタに記憶しているデータを移動するという高速な
動作で選択信号の切替えを指示することができ、基準ク
ロック信号の周波数が上がってもそれに対応することが
できる。

【００４０】第４の発明におけるリセット可能なシフト
レジスタは、リセット信号発生手段によって、シフトレ
ジスタの初段あるいは最終段のレジスタにデータが移さ
れたとき、シフトレジスタに対してリセット信号を出力
するので、例えば位相同期が外れるなどして異常な動作
でシフトレジスタの初段あるいは最終段のレジスタにデ
ータが移されたときにリセットがかかり、シフトレジス
タを正常な動作に戻すことが可能になる。

【００４１】第５の発明におけるシフト制御手段は、例
えば位相同期が外れるなどの異常な動作によって、シフ
トレジスタの初段あるいは最終段のレジスタにデータが
移されたとき、シフトレジスタを強制的に位相比較信号
の示す方向とは逆方向にシフトさせる信号を第１の制御
端子に対して出力し、その逆方向シフトを位相比較信号
が変化するまでその状態を保持して、シフトレジスタを
強制的に通常の状態に復帰させることかできる。

【００４２】第６の発明における第１及び第２の集積回
路は、異なる基板に形成されているため、例えば位相同
期回路が配設されている第１の集積回路のみを設計し、
製造しておくことができる。また、第２の集積回路は、
順序回路から出力される出力信号の遅延を考慮せずに設
計および製造することができる。

【００４３】第７の発明における第２のバッファは第１
のバッファと同じ遅延量を有しているので、第２のバッ
ファを通して位相同期回路に順序回路の出力信号をフィ
ードバックすることによって、集積回路へ外部から基準
クロック信号を入力する際に第１のバッファで生じる遅
延時間を位相同期回路における位相の調整に含めること
ができる。

【００４４】第８の発明における第２の集積回路におい
て第２の順序回路は基準クロック信号とほとんど位相が
一致しているクロック信号に応じて動作し、また第１の
集積回路の第１の順序回路から基準クロック信号とほと
んど位相が一致している出力信号を入力して処理するた
め、クロック信号の周波数が上がってもそれに対応して
第１の順序回路の出力信号を処理することが可能とな
る。

【００４５】第９の発明における選択回路のシフトレジ
スタは入力される位相比較信号と位相切り替え信号とに
応答して、レジスタに記憶しているデータを移動すると
ういう高速な動作で選択信号の切替えを指示することが
できるので、基準クロック信号の周波数が上がってもそ
れに対応することができる。

【００４６】第１０の発明における位相同期回路は、フ
ィードバック手段によって、入力した順序回路を駆動す
るためのクロック信号と基準クロック信号とを位相比較
回路によって比較し、順序回路の出力信号の位相が基準
クロック信号の位相に近づくように、順序回路を駆動す
るクロック信号の位相を選択回路で選択しつつ、順序回
路を駆動するクロックを供給することができる。従っ
て、順序回路から出力される出力信号の位相が基準クロ
ック信号の位相に近いことから、集積回路装置内の集積
回路で基準クロック信号に合わせて順序回路の出力信号
を処理することにより高速な信号処理に対応できる。そ
の際、選択回路のシフトレジスタは位相比較回路から入
力される位相比較信号と位相切り替え信号とに応答し
て、レジスタに記憶しているデータを移動するとういう
高速な動作で選択信号の切替えを指示することができる
ので、基準クロック信号の周波数が上がってもそれに対
応することができる。

【００４７】第１１の発明における第１及び第２の集積
回路において第１及び第２の順序回路は、第１及び第２
の集積回路の規模が大きくなり外部から多くのバッファ
を介して入力するようになっても、バッファにおける遅
延を補償して基準クロック信号とほとんど位相が一致し
ているクロック信号に応じて動作しすることができ、ま
た、自由度の高い位相同期が得られ、位相同期回路も高
速化対応することができるので集積回路装置の動作を高
速化することができる。

【００４８】

【実施例】以下、この発明の第１実施例を図について説
明する。図１は、位相同期回路を内蔵した集積回路を示
す図である。

【００４９】図において、２５は集積回路、２６は集積
回路２５の中に設けられた論理回路、２７は論理回路２
６の中に設けられた順序回路、２８は外部から集積回路
２５へ入力されるクロック信号ＣＫ４を受けるクロック
入力端子、２９は外部から集積回路２５に入力される入
力データＤＩ４を受けるデータ入力端子、３０は集積回
路２５で処理されたデータを外部に出力するデータ出力
端子、Ｂｕ２２は外部から入力されるクロック信号ＣＫ
４を集積回路２５内部に取り込むためクロック入力端子
２８に入力端を接続したバッファ、Ｂｕ２３は外部から
入力される入力データＤＩ４を集積回路２５内部に取り
込むためデータ入力端子２９に入力端を接続したバッフ
ァ、３２は内部クロックの同期を調整するためバッファ
Ｂｕ２２の出力端に接続された位相同期回路、Ｂｕ２４
はクロック信号ＣＫ４を順序回路２７に供給するため論
理回路２６のなかに設けられ位相同期回路３２に入力端
を接続したメインのバッファ、Ｂｕ２５〜Ｂｕ２７はク
ロック信号ＣＫ４を順序回路２７に直接供給するため位
相同期回路３２の入力端及び順序回路２７に出力端を接
続したバッファ、３１はバッファＢｕ２４〜Ｂｕ２７で
構成されたクロックバッファ、Ｂｕ２８は順序回路２７
で処理された出力データＤＯ４を集積回路２５から外部
に出力するため入力端を順序回路２７に接続し出力端を
データ出力端子３０に接続したバッファである。

【００５０】位相同期回路３２はバッファＢｕ２５の出
力端に接続し、バッファＢｕ２５の出力信号を用いて内
部クロック信号の位相を調整している。

【００５１】そして、バッファＢｕ２２から出力される
信号をＳＢｕ２２、位相同期回路３２から出力される信
号をＳ３２、バッファＢｕ２３から出力される信号をＳ
Ｂｕ２３、バッファＢｕ２５の出力する信号をＳＢｕ２
５、順序回路２７から出力される信号をＳ２７と表す。

【００５２】次に、図１に示した集積回路２５の動作を
図２を用いて説明する。クロック入力端子２８に入力さ
れるクロック信号ＣＫ４に同期してデータ入力端子２９
から入力データＤＩ４が入力されている。入力データＤ
Ｉ４はデータとして、順に入力されるDataＦ１，DataＦ
２，DataＦ３等の複数のデータによって構成されてい
る。

【００５３】クロック入力端子２８に入力されたクロッ
ク信号ＣＫ４はバッファＢｕ２２を通して集積回路２５
内部に取り込まれる。すなわち、バッファＢｕ２２は集
積回路２５の内部に対して信号ＳＢｕ２２を出力する。
この信号ＳＢｕ２２はクロック信号ＣＫ４に対してバッ
ファＢｕ２２で付加された一定の伝播遅延時間を持って
いる。さらにバッファＢｕ２２の出力信号ＳＢｕ２２を
受けた位相同期回路３２は、バッファＢｕ２４に対して
信号Ｓ３２を出力する。位相同期回路３２の出力信号Ｓ
３２は、バッファＢｕ２５〜Ｂｕ２７の出力信号ＳＢｕ
２５等がクロック信号ＣＫ４に対して位相が一致するよ
うにその位相が調整されている。クロックバッファ３１
は、順序回路２７に対して最終的にバッファＢｕ２５〜
Ｂｕ２７から信号ＳＢｕ２５等を出力する。例えばこの
時信号ＳＢｕ２５はクロック信号ＣＫ４に対して位相が
一致している。つまり、バッファＢｕ２２と位相同期回
路３２とクロックバッファ３１におけるクロック信号の
伝播遅延時間が、ちょうどクロック信号ＣＫ４の一周期
と同じ長さとなっているのである。

【００５４】一方、入力された入力データＤＩ４はバッ
ファＢｕ２３を通して集積回路２５の内部に取り込まれ
る。すなわち、バッファＢｕ２３は集積回路２５の内部
に対して信号ＳＢｕ２３を出力する。この信号ＳＢｕ２
３はクロック信号ＣＫ４に対してバッファＢｕ２３で付
加された一定時間の遅れを持っている。

【００５５】ここで、入力されるクロック信号ＣＫ４の
１クロック毎の立ち上がりを順にＣＫ４_-1，ＣＫ４_-2，
ＣＫ４_-3とする。データDataＦ２はクロック信号ＣＫ４
の立ち上がりＣＫ４_-1に対応する信号Ｓｕ２５の立ち上
がり（ＣＫ４_-1）で順序回路２７に取り込まれて処理さ
れる。

【００５６】そして、順序回路２７で処理されたデータ
は、信号ＳＢｕ２５に同期した信号Ｓ２７としてバッフ
ァＢｕ２８に対して出力される。信号Ｓ２７の出力され
るタイミングは、信号ＳＢｕ２５に対して一定時間Δｔ
２１の遅延がある。バッファＢｕ２８での遅延によっ
て、データ出力端子３０から出力される出力データＤＯ
４は、信号Ｓ２７よりもさらに遅れ、クロック信号ＣＫ
４の立ち上がりに対して一定時間Δｔ２２の遅延伝播時
間を有する。

【００５７】次に、図１に示した集積回路に内蔵する位
相同期回路３２の構成を図３に示す。図３において、１
は集積回路２５の外部に設けられクロック信号ＣＫを発
生してクロック入力端子２８にクロック信号ＣＫを供給
するクロック発振回路、１００は集積回路２５の外部に
設けられ初期化信号Ｒを発生するリセット回路、Ｂｕ２
２はクロック入力端子２８に入力端を接続したバッフ
ァ、１０８は直列に接続された遅延素子１０１〜１０７
によって構成され、バッファＢｕ２２を経由して入力さ
れたクロック信号を遅延素子１０１の入力とし、直列に
接続された遅延素子１０１〜１０７の各タップより順に
遅延した遅延クロックＤＣ１ないしＤＣ７を出力する遅
延回路、１０９は遅延回路１０８の出力する遅延クロッ
クＤＣ１〜ＤＣ７にそれぞれ対応した入力端を有し、入
力される初期化信号Ｒにて初期化され、位相切替え信号
Ｃ及び位相比較信号Ｒ／Ｌに応じて入力された遅延クロ
ックＤＣ１ないしＤＣ７を１つだけ選択して出力する選
択回路、２６は集積回路２５のなかに設けられ選択回路
１０９で選択された出力信号Ｓ３２により動作する論理
回路、３１は論理回路２６に含まれ、バッファＢｕ２４
〜Ｂｕ２７より構成され、論理回路２６の内部へ選択回
路１０９の出力信号Ｓ３２を分配するクロックバッフ
ァ、２７は論理回路２６に含まれ、クロックバッファ３
１の出力にて駆動される順序回路、１１０はバッファＢ
ｕ２５の出力端に入力端を接続しバッファＢｕ２２と同
じ遅延量を有するバッファ、１１１は順序回路２７の出
力をバッファ１１０を通して与えられた入力Ｂとクロッ
ク発振回路１の出力をバッファＢｕ２２を通して与えら
れた入力Ａとの位相を比較し、その結果に応じた位相比
較信号Ｒ／Ｌと位相切替え信号Ｃとを出力して選択回路
１０９に与える位相比較回路である。

【００５８】なお、遅延素子１０１〜１０７は一つのバ
ッファによって構成することができ、遅延素子が有する
遅延時間は０．２〜０．３ｎＳ程度である。そして、遅
延素子１０１〜１０７の遅延時間の総計はクロック信号
ＣＫの一周期分以上必要である。

【００５９】図４は図３に示した選択回路１０９の一態
様を示す図である。図４において、ＤＦＦ１〜ＤＦＦ７
はリセット回路に共通に接続されリセット信号Ｒを入力
するとともに位相比較回路１１１の位相切替え信号Ｃを
共通に入力するＤタイプフリップフロップ、１２１〜１
２７はそれぞれ一方の入力端に対応するＤＦＦ１〜ＤＦ
Ｆ７の出力信号Ｑを入力し、もう一方端にそれぞれ対応
する遅延回路１０８の出力する遅延クロックＤＣ１〜Ｄ
Ｃ７を入力するＡＮＤゲート、１３１はＡＮＤゲート１
２１〜１２７の出力信号Ｓ１２１〜Ｓ１２７を入力する
ＯＲゲートである。ＯＲゲート１３１の出力は位相同期
クロックＳ３２として出力される。この構成より、ＤＦ
Ｆ１〜７の出力信号Ｑ１ないしＱ７の中で“Ｈ”レベル
を出力しているものに対応して遅延クロックＤＣ１ない
しＤＣ７が位相同期クロックＳ３２として選択される。

【００６０】また、ＳＷ１〜ＳＷ７は位相比較信号Ｒ／
Ｌをセレクト入力端Ｓに共通に入力し、入力した位相比
較信号Ｒ／Ｌに応じて第１及び第２の入力端I0，I1から
入力される信号を出力端Ｙから出力するセレクタであ
る。セレクタＳＷ１〜ＳＷ７の出力端Ｙは、それぞれ対
応するＤフリップフロップＤＦＦ１〜ＤＦＦ７の入力端
Ｄに接続されている。そして、セレクタＳＷ１の第１の
入力端I0は接地電位（“Ｌ”レベル）に固定されてお
り、セレクタＳＷ１の第２の入力端I1にはＤＦＦ２の出
力信号Ｑ２が入力される。セレクタＳＷ２の第１の入力
端I0にはＤＦＦ１の出力信号Ｑ１が入力されており、セ
レクタＳＷ２の第２の入力端I1にはＤＦＦ３の出力信号
Ｑ３が入力される。セレクタＳＷ３の第１の入力端I0に
はＤＦＦ２の出力信号Ｑ２が入力されており、セレクタ
ＳＷ３の第２の入力端I1にはＤＦＦ４の出力信号Ｑ４が
入力される。セレクタＳＷ４の第１の入力端I0にはＤＦ
Ｆ３の出力信号Ｑ３が入力されており、セレクタＳＷ４
の第２の入力端I1にはＤＦＦ５の出力信号Ｑ５が入力さ
れる。セレクタＳＷ５の第１の入力端I0にはＤＦＦ４の
出力信号Ｑ４が入力されており、セレクタＳＷ５の第２
の入力端I1にはＤＦＦ６の出力信号Ｑ６が入力される。
セレクタＳＷ６の第１の入力端I0にはＤＦＦ５の出力信
号Ｑ５が入力されており、セレクタＳＷ６の第２の入力
端I1にはＤＦＦ７の出力信号Ｑ７が入力される。セレク
タＳＷ７の第１の入力端I0にはＤＦＦ６の出力信号Ｑ６
が入力されており、セレクタＳＷ７の第２の入力端I1は
接地電位（“Ｌ”レベル）に固定されている。

【００６１】ＤＦＦ１ないしＤＦＦ７は初期化信号Ｒに
よってリセットされる。そして、ＤＦＦ１〜ＤＦＦ７の
出力端Ｑから出力される信号Ｑ１〜Ｑ７のうちの一つは
リセットされて“Ｈ”レベルとなり、残りは“Ｌ”レベ
ルとなる。ここでは、ＤＦＦ４のみがリセット時に
“Ｈ”レベルを出力するものとすれば、ＡＮＤゲート１
２４を通してＯＲゲート１３１に遅延クロックＤＣ４が
入力され、初期化時には、まず遅延クロックＤＣ４が位
相同期クロックＳ３２として出力される。

【００６２】ＤＦＦ１ないしＤＦＦ７は対応するセレク
タＳＷ１ないしＳＷ７と共に右シフトと左シフトの切り
替えが可能なシフトレジスタを構成している。右シフト
と左シフトの切り替えは、セレクタＳＷ１ないしＳＷ７
のセレクト入力端Ｓに入力される位相比較信号Ｒ／Ｌに
よって決まり、シフト動作はＤＦＦ１ないしＤＦＦ７の
クロック入力に接続される位相切替え信号Ｃの立ち上が
りエッジにて起こる。

【００６３】セレクタＳＷ１ないしＳＷ７の第１の入力
端I0には左側のＤＦＦの出力端Ｑ、第２の入力端I1には
右側のＤＦＦの出力端Ｑが接続されていることから、位
相比較信号Ｒ／Ｌが“Ｈ”レベルのときは、各セレクタ
ＳＷ１〜ＳＷ７において、入力端I1へ入力される信号が
出力端Ｙから出力され、右側のＤＦＦの出力が左側のＤ
ＦＦへシフトされるので左シフトとなり、逆に位相比較
信号Ｒ／Ｌが“Ｌ”レベルのときは右シフトとなる。

【００６４】つまり、遅延クロックＤＣ４が位相同期ク
ロックＳ３２として選択されている状態、すなわち出力
信号Ｑ４が“Ｈ”レベルの状態から右シフトが発生する
と、出力信号Ｑ５が“Ｈ”レベルで、かつ出力信号Ｑ
１，Ｑ２，Ｑ３，Ｑ４，Ｑ６及びＱ７が“Ｌ”レベルと
なり遅延クロックＤＣ５が選択されることとなる。右シ
フトあるいは左シフトによって遅延クロックＤＣ１ない
しＤＣ７の１つを選択できることとなる。

【００６５】次に、図３に示した位相比較回路１１１の
一態様を図５に示す。図５において、１４１は位相比較
回路１１１の入力端Ａにデータ入力端Ｄを接続し位相比
較回路１１１の入力端Ｂにクロック入力端を接続し出力
端Ｑからの出力を位相比較信号Ｒ／ＬとするＤタイプフ
リップフロップ、１４２は自己のデータ入力端Ｄと出力
端バーＱとを接続し位相比較回路１１１の入力端Ｂにク
ロック入力端を接続しクロック入力端に入力端Ｂに入力
される信号の反転論理を入力し出力端Ｑからの出力を位
相切替え信号Ｃとするトグルタイプフリップフロップ
（以下ＴＦＦという）である。

【００６６】入力端Ｂに入力されるクロック信号の立ち
下がりで選択する遅延クロックＤＣ１〜ＤＣ７を切りか
え、その直後の入力端Ｂに入力されるクロック信号の立
ち上がりで再度入力端Ａと入力端Ｂとにそれぞれ入力さ
れる信号の位相比較をする構成では、論理回路２６での
データの遅延量に対しＡ入力の周期が短い場合、遅延ク
ロックの切りかえが次の位相比較に対し間に合わない。
このとき切りかえの間に合わなかった入力端Ｂに入力さ
れた信号と入力端Ａに入力された信号とを再度比較して
位相切り替えをしてしまうので正常動作できない時があ
る。たとえば１回で良い右シフトを、２回連続して右シ
フトしてしまうような場合が発生する。ＴＦＦ１４２
は、位相切り替え信号Ｃの周期を入力端Ｂに入力される
信号に対して２倍にのばして、上記の不都合をなくすた
めのものである。また入力端Ａと入力端Ｂに入力される
信号を互いに入れ替え位相比較信号Ｒ／ＬをＤＦＦ１４
１のバーＱからとっても良い。

【００６７】位相比較回路１１１は、入力端Ｂから入力
される信号の立ち上がり発生時に、入力端Ａから入力さ
れる信号が“Ｈ”レベルであれば“Ｈ”レベルを位相比
較信号Ｒ／Ｌとして出力し、入力端Ａから入力される信
号が“Ｌ”レベルであれば“Ｌ”レベルを位相比較信号
Ｒ／Ｌとして出力する。従って、例えば入力端Ａに入力
されるクロック信号ＣＫが入力端Ｂに入力されるクロッ
ク信号ＣＫ４に対して１／２周期以内の進相のとき、位
相比較信号Ｒ／Ｌは“Ｈ”レベルとなる。逆に入力端Ａ
に入力されるクロック信号ＣＫが入力端Ｂに入力される
クロック信号ＣＫ４に対し１／２周期未満の遅相のと
き、位相比較回路１１１が出力する位相比較信号Ｒ／Ｌ
は“Ｌ”レベルとなる。

【００６８】また入力端Ｂに入力されるクロック信号の
２倍の周期を持ち、かつ１／２周期遅れたクロック信号
を位相切替え信号Ｃとしているが、これは論理回路２６
での信号遅延を考慮して入力端Ｂに入力される信号の立
ち上がりで位相比較信号Ｒ／Ｌが決まり、入力端Ｂに入
力される信号の２回目の立ち下がりで位相切替え信号Ｃ
が立ち上がるようにしたものである。

【００６９】次に、図３、図４及び図５に示した集積回
路装置の各部の動作を図６を用いて説明する。図６は、
図１に示した集積回路２５における位相同期回路３２の
動作を示すタイムチャートである。

【００７０】

【００７１】初期時（時刻Ｔ１までの間）において、初
期化信号Ｒが“Ｈ”レベルになることにより、選択回路
１０９がリセットされて選択回路１０９内のＤＦＦ４の
出力Ｑ４のみが“Ｈ”レベルとなり、他のＤＦＦ１〜
３，ＤＦＦ５〜７の出力は“Ｌ”レベルとなるため、遅
延クロックＤＣ４が位相同期回路３２から出力され、遅
延クロックＤＣ４の波形が位相同期クロックＳ３２に時
刻Ｔ２から現れている。信号Ｓ３２は、クロックバッフ
ァ３１を経由して順序回路２７に対して出力される。位
相比較回路１１１の入力端Ｂには、バッファ１１０を介
してバッファＢｕ２５の出力信号が入力される。従っ
て、位相比較回路１１１の入力端Ｂに入力されるクロッ
ク信号は位相同期回路３２の出力信号Ｓ３２に対して一
定の伝播遅延時間を有している。

【００７２】時刻Ｔ３において、ＤＦＦ１４１では入力
端Ｂへ入力されるクロック信号が立ち上がり、この時入
力端Ａに入力されているクロック信号は“Ｈ”レベルな
ので、位相比較信号Ｒ／Ｌは“Ｈ”レベルとなる。ま
た、ＴＦＦ１４２から出力される位相切り替え信号Ｃは
“Ｌ”レベルである。

【００７３】つまり、時刻Ｔ３において、入力端Ｂに入
力されるクロック信号に対して入力端Ａに入力されるク
ロック信号が１／２周期以内の進相である。ここで入力
端Ｂに入力されるクロック信号と入力端Ａに入力される
クロック信号の位相を近づけるためには、入力端Ｂに入
力するクロック信号だけを進相にしていけば良いので、
位相同期回路３２が出力する信号Ｓ３２として現在選択
されている遅延クロックＤＣ４からそれよりも進相のク
ロックＤＣ３に切り替えれば良い。そのためには、図４
に示したセレクタＳＷ１〜ＳＷ７とＤＦＦ１〜７からな
るシフトレジスタにおいて、左にシフトすることによっ
てＤＦＦ４の出力信号Ｑ４を“Ｌ”レベルとするととも
にＤＦＦ３の出力信号Ｑ３を“Ｈ”レベルとしている。

【００７４】時刻Ｔ４において、ＴＦＦ１４２では入力
端Ｂへ入力されるクロック信号が立ち下がるので、位相
切り替え信号Ｃが“Ｈ”レベルに変化する。この時、Ｄ
ＦＦ１４１ではそのまま位相比較信号Ｒ／Ｌとして
“Ｈ”レベルを保持している。従って、位相比較回路１
１１からこれらの出力信号を受けて、選択回路１０９は
左シフトを行い、位相同期回路３２は出力信号Ｓ３２と
して遅延クロックＤＣ３を出力する。

【００７５】時刻Ｔ５において、位相比較回路１１１の
入力端Ｂに入力されるクロック信号が立ち上がったと
き、その入力端Ａに入力されるクロック信号が“Ｈ”レ
ベルであり、入力端Ｂに入力するクロック信号に対して
入力端Ａに入力するクロック信号が進相であることがわ
かる。このとき、位相比較回路１１１の入力端Ｂに入力
されるクロック信号が立ち上がるが、入力端Ａが“Ｈ”
レベルであるためＤＦＦ１４１の出力する位相比較信号
Ｒ／Ｌは“Ｈ”レベルを維持する。

【００７６】時刻Ｔ６において、位相比較回路１１１の
入力端Ｂに入力されるクロック信号が立ち下がり、ＴＦ
Ｆ１４２の出力する位相切り替え信号Ｃが“Ｌ”レベル
に変化する。時刻Ｔ７では入力端Ｂに入力するクロック
信号が立ち上がるが、入力端Ａは“Ｈ”レベルであり、
位相比較信号Ｒ／Ｌは“Ｈ”レベルを維持する。

【００７７】そして、時刻Ｔ８において、位相比較回路
１１１の入力端Ｂに入力するクロック信号が立ち下がる
とＴＦＦ１４２の出力する位相切り替え信号Ｃが“Ｈ”
レベルに変化し、それにともなって選択回路１０９内部
のシフトレジスタが左シフトを行う。従って、選択回路
１０９で遅延回路１０８から出力する遅延クロックＤＣ
２が選択され、この遅延クロックＤＣ２が選択回路１０
９の出力信号Ｓ３２として出力される。

【００７８】時刻Ｔ９において、位相比較回路１１１の
入力端Ｂに入力されるクロック信号が立ち下がると、Ｔ
ＦＦ１４２の出力する位相切り替え信号Ｃが“Ｈ”レベ
ルから“Ｌ”レベルへ変化する。

【００７９】時刻Ｔ１０において、選択回路１０９で遅
延クロックＤＣ２を選択したため、位相比較回路１１１
の入力端Ｂに入力される信号に対して入力端Ａに入力さ
れる信号が遅れている。位相比較回路１１１の入力端Ｂ
に入力されるクロック信号が立ち上がるとき、位相比較
回路１１１の入力端Ａは“Ｌ”レベルであるためＤＦＦ
１４１の出力する位相比較信号Ｒ／Ｌは“Ｌ”レベルに
変化する。

【００８０】時刻Ｔ１１において、位相比較回路１１１
の入力端Ｂに入力されるクロック信号が立ち下がると、
ＴＦＦ１４２で位相切り替え信号Ｃが“Ｌ”レベルから
“Ｈ”レベルに変化する。そのため選択回路１０９内部
のシフトレジスタで右シフトが行われ、遅延クロックＤ
Ｃ２にかわって遅延クロックＤＣ３が選択される。それ
以後は、遅延クロックＤＣ２とＤＣ３が交互に選択され
ることとなり、位相比較回路１１１の入力端Ａに入力さ
れるクロック信号と入力端Ｂに入力される信号との位相
がほぼ一致する。

【００８１】バッファ１１０は、その入力信号と出力信
号との間に、バッファＢｕ２２と同じ程度の遅延量を有
している。従って、位相比較回路１１１の入力端Ａに入
力されるクロック信号と入力端Ｂに入力される信号との
位相が一致するということは、バッファＢｕ２５から順
序回路２７に対して出力される信号ＳＢｕ２５とクロッ
ク発振回路１の出力するクロック信号ＣＫの位相が一致
することを意味している。このように、位相同期回路３
２によって、集積回路２５はバッファＢｕ２２及びクロ
ックバッファ３１の伝播遅延時間を見かけ上キャンセル
することができる。

【００８２】なお、図３に示した位相同期回路３２から
バッファ１１０を取り除いた構成とすることもでき、こ
の場合には位相同期回路３２によってクロックバッファ
３１の伝播遅延時間のみが補償されている。

【００８３】次に、図７及び図８に選択回路の他の態様
を示す。図７は選択回路の構成を示す回路図である。図
７において、１３３は第１の入力端にリセット信号Ｒを
入力し、第２の入力端にＤＦＦ７の出力信号Ｑ７を入力
し、第３の入力端にＤＦＦ１の出力信号Ｑ１を入力する
ＯＲゲートであり、その他図４と同一符号は図４の相当
する部分を示す。図７に示した選択回路１０９ａが図４
に示した選択回路１０９と異なる点は、ＯＲゲート１３
３を設けた点である。ＯＲゲート１３３で初段のＤＦＦ
１の出力信号Ｑ１及び最終段のＤＦＦ７の出力信号Ｑ７
と外部から入力される初期化信号Ｒとの論理和をとり、
その出力を初期化信号としている。ＯＲゲート１３３を
設けることによってＤＦＦ１の出力信号Ｑ１あるいはＤ
ＦＦ７の出力信号Ｑ７が“Ｈ”レベルになったときにも
選択回路１０９ａにリセットがかかるような構成となっ
ている。例えば、位相同期が外れて選択回路１０９ａの
初段あるいは最終段のＤＦＦが選択されるようなことが
あったときには、強制的な初期化を位相同期回路３２に
かける事ができる。

【００８４】選択回路１０９ａの動作を図８のタイムチ
ャートを用いて説明する。図８において、時刻Ｔ２０ま
での間において、外部から選択回路１０９ａに入力され
るリセット信号Ｒが“Ｈ”レベルになることによって、
選択回路１０９ａがリセットされ、ＤＦＦ４の出力信号
Ｑ４のみが“Ｈ”レベルで、その他のＤＦＦ１〜３，Ｄ
ＦＦ５〜７の出力信号は“Ｌ”レベルになっている。

【００８５】ここで、例えば位相同期が外れて位相比較
信号Ｒ／Ｌが“Ｌ”レベルに固定されている場合につい
て説明する。この時、位相比較回路１１１から選択回路
１０９ａに位相切り替え信号Ｃが入力される度に、選択
回路１０９ａが内部のシフトレジスタを右シフトするこ
とによってＤＦＦ４からＤＦＦ７のそれぞれの出力信号
Ｑ４〜Ｑ７が順に“Ｈ”レベルになる（時刻Ｔ２１〜Ｔ
２３）。

【００８６】そして、時刻Ｔ２３において、ＤＦＦ７の
出力信号Ｑ７が“Ｈ”レベルになるとＯＲゲート１３３
の出力が“Ｈ”レベルに変化して選択回路１０９ａがリ
セットされる。従って、ＤＦＦ４の出力信号Ｑ４が
“Ｈ”レベルとなり、ＤＦＦ７の出力信号Ｑ７も“Ｌ”
レベルとなる。

【００８７】例えば、上記の場合とは逆に位相比較信号
Ｒ／Ｌが“Ｈ”レベルに固定された場合には、位相比較
回路１１１から選択回路１０９ａに位相切り替え信号Ｃ
が入力される度に、選択回路１０９ａが内部のシフトレ
ジスタを左シフトすることによってＤＦＦ４からＤＦＦ
１のそれぞれの出力信号Ｑ４〜Ｑ１が順に“Ｈ”レベル
になる。そして、ＤＦＦ１の出力信号Ｑ１が“Ｈ”レベ
ルとなることによって上記の場合と同様に選択回路１０
９ａが強制的にリセットされる。

【００８８】次に、上述した集積回路を複数接続した場
合の各クロック信号、入力データ及び出力データの関係
を図９を用いて説明する。図９において、１はクロック
信号ＣＫを出力するクロック発振回路、２５は図１に示
した集積回路２５と同等の機能を有する集積回路、３３
及び４１は、集積回路２５と同様に順序回路及び位相同
期回路を有する集積回路である。図９において、図１と
同じ符号は図１に相当する部分を示す。

【００８９】図において、３５及び４３はそれぞれ集積
回路３３及び４１の中に設けられた順序回路、３６及び
４４はそれぞれ外部から集積回路３３及び４１へ入力さ
れるクロック信号ＣＫ５及びＣＫ６を受けるクロック入
力端子、３７は外部から集積回路３３に入力される入力
データＤＩ５を受けるデータ入力端子、４５及び４６は
外部から集積回路４１に入力される入力データを受ける
データ入力端子、３８及び４７は集積回路３３及び４１
で処理されたデータを外部に出力するデータ出力端子、
Ｂｕ２９及びＢｕ３６は外部から入力されるクロック信
号ＣＫ５及びＣＫ６を集積回路３３及び４１内部に取り
込むためクロック入力端子３６及び４４に入力端を接続
したバッファ、Ｂｕ３０は外部から入力される入力デー
タＤＩ５を集積回路３３内部に取り込むためデータ入力
端子３７に入力端を接続したバッファ、Ｂｕ３７及びＢ
ｕ３８は外部から入力されるそれぞれの入力データを集
積回路４１内部に取り込むためデータ入力端子４５及び
４６にそれぞれ入力端を接続したバッファ、Ｂｕ３１及
びＢｕ３９はクロック信号ＣＫ５及びＣＫ６を順序回路
３５及び４３にそれぞれ供給するため集積回路３３及び
４１に設けられ入力端子を位相同期回路４０及び４９に
接続したメインのバッファ、Ｂｕ３２〜Ｂｕ３４及びＢ
ｕ４０〜Ｂｕ４２はそれぞれクロック信号ＣＫ５及びＣ
Ｋ６を順序回路３５及び４３に直接供給するためバッフ
ァＢｕ３１及びＢｕ３９の出力端に入力端を接続し順序
回路３５及び４３に出力端を接続したバッファ、３９及
び４８はそれぞれバッファＢｕ３２〜Ｂｕ３４及びバッ
ファＢｕ４０〜Ｂｕ４２で構成されたクロックバッフ
ァ、Ｂｕ３５は順序回路３５で処理された出力データＤ
Ｏ５を集積回路３３から外部に出力するため入力端を順
序回路３５に接続し出力端をデータ出力端子３８に接続
したバッファ、４７は順序回路４３で処理された出力デ
ータＤＯ６は集積回路４１から外部に出力するため、バ
ッファＢｕ４２を介して入力端に順序回路４３の出力が
入力するデータ出力端子である。

【００９０】そして、バッファＢｕ３２から出力される
信号をＳＢｕ３２、バッファＢｕ４０から出力される信
号をＳＢｕ４０と表す。また、バッファＢｕ３７及びＢ
ｕ３８から出力される信号をＳＢｕ３７及びＳＢｕ３８
と表す。

【００９１】ここで、集積回路２５及び集積回路３３は
第１の集積回路である。集積回路４１は第２の集積回路
である。集積回路２５は、外部からクロック入力端子２
８に供給されるクロック信号ＣＫ４（ＳＢｕ２５）に同
期して、データ入力端子２９から入力データＤＩ４を順
序回路２７に取り込み、順序回路２７で処理し、順序回
路２７で生成された出力データＤＯ４をデータ出力端子
３０から外部へ出力する。また、集積回路３３は、外部
からクロック入力端子３６に供給されるクロック信号Ｃ
Ｋ５（ＳＢｕ３２）に同期して、データ入力端子３７か
ら入力データＤＩ５を順序回路３５に取り込み、順序回
路３５で処理し、順序回路３５で生成された出力データ
ＤＯ５をデータ出力端子３８から外部へ出力する。な
お、クロック信号ＣＫ４，ＣＫ５は、伝達途中で波形の
鈍りや僅かの遅延が発生するためクロック発振回路１か
ら出力されるクロック信号ＣＫとは異なるが、違いは僅
かであることからクロック信号ＣＫと同じものとして取
り扱う。

【００９２】集積回路４１は、集積回路２５のデータ出
力端子３０にデータ入力端子４６を接続し、集積回路３
３のデータ出力端子３８にデータ入力端子４５を接続し
ている。そして、集積回路４１は、集積回路２５と集積
回路３３でそれぞれ処理されたデータＤＯ４及びＤＯ５
を入力データとしてデータ入力端子４６とデータ入力端
子４５から入力する。入力されたデータＤＯ４及びＤＯ
５は、それぞれバッファＢｕ３８及びバッファＢｕ３７
を通して、信号ＳＢｕ３８及びＳＢｕ３７として順序回
路４３に入力される。順序回路４３では、クロックバッ
ファ３９，４８から入力された信号ＳＢｕ３７及びＳＢ
ｕ３８が信号ＳＢｕ４０に同期して処理される。

【００９３】以上の集積回路２５と集積回路３３と集積
回路４１の動作を図１２に示す。集積回路２５の順序回
路２７では、データ入力端子２９から入力されたデータ
１taＦ１１，DataＦ１２，DataＦ１３等の入力データＤ
Ｉ４が信号ＳＢｕ２５に同期して処理され、生成された
データDataＧ９，DataＧ１０，DataＧ１１等の出力デー
タＤＯ４が信号ＳＢｕ２５に同期してデータ出力端子３
０から出力される。信号ＳＢｕ２５がクロック信号ＣＫ
に対してちょうど一周期分の遅延を持っており、そのた
めクロック信号ＣＫとクロック信号ＣＫ４との位相が一
致している。この遅延は、バッファＢｕ２２、位相同期
回路３２及びクロックバッファ３１で発生している。そ
して、順序回路２７での処理及びバッファＢｕ２８を通
ることによって、出力データＤＯ４は信号ＳＢｕ２５の
立ち上がりに対して少し遅れて出力される。従って、出
力データＤＯ４はクロック信号ＣＫに対して一定時間Δ
ｔ３０遅延する。

【００９４】同様に、集積回路３３の順序回路３５は、
データ入力端子３７から入力されたデータDataＦ１１，
DataＦ１２，DataＦ１３等の入力データＤＩ５が信号Ｓ
Ｂｕ３２に同期して処理され、生成されたデータDataＨ
９，DataＨ１０，DataＨ１１等の出力データＤＯ５が信
号ＳＢｕ３２に同期してデータ出力端子３８から出力さ
れる。信号ＳＢｕ３２がクロック信号ＣＫに対してちょ
うど一周期分の遅延を持っており、そのためクロック信
号ＣＫとクロック信号ＣＫ５との位相が一致している。
この遅延は、バッファＢｕ２９、位相同期回路４０及び
クロックバッファ３９で発生している。そして、順序回
路３５での処理及びバッファＢｕ３５を通ることによっ
て、出力データＤＯ５は信号ＳＢｕ３２の立ち上がりに
対して少し遅れて出力される。従って、出力データＤＯ
５の出力のタイミングはクロック信号ＣＫの立ち上がり
に対して一定時間Δｔ３２遅延する。

【００９５】集積回路４１において、データ入力端子４
５，データ入力端子４６に入力する出力データＤＯ５及
び出力データＤＯ４は、バッファＢｕ３７及びバッファ
Ｂｕ３８を介して順序回路４３に伝達されるため、さら
に一定時間遅延する。信号ＳＢｕ３７は、順序回路３５
とバッファＢｕ３５，Ｂｕ３７での遅延が付加されて、
クロック信号ＣＫに対して一定時間Δｔ３３だけ遅れて
順序回路４３に入力される。また、信号ＳＢｕ３８は、
順序回路２７とバッファＢｕ２８，Ｂｕ３８での遅延が
付加されて、クロック信号ＣＫに対して一定時間Δｔ３
１遅れて順序回路４３に入力される。ここで、順序回路
４３に入力される信号ＳＢｕ３７，ＳＢｕ３８の遅延時
間Δｔ３３，Δｔ３１は、バッファＢｕ２２及びクロッ
クバッファ３１並びにバッファＢｕ２９及びクロックバ
ッファ３９での伝播遅延時間が位相同期回路３２，４０
によって除去されている分小さくなっている。

【００９６】しかし、順序回路３５、バッファＢｕ３５
及びＢｕ３７での遅延時間と順序回路２７、バッファＢ
ｕ２８及びＢｕ３８での遅延時間が異なるため、順序回
路４３に信号ＳＢｕ３７，ＳＢｕ３８を取り込み、処理
するための内部クロック信号ＳＢｕ４０のタイミングの
ずれを許容できる範囲が狭くなり、データの授受が困難
となる。また、信号ＳＢｕ３７，ＳＢｕ３８のうち遅い
ほうに合わせてデータ処理等を行うため、集積回路４１
の処理速度が遅くなり、高速化の妨げになる。

【００９７】次に、この発明の第２実施例を図について
説明する。図１１は、位相同期回路を内蔵した集積回路
を示す図である。

【００９８】図において、５０は集積回路、５１は集積
回路５０の中に設けられた論理回路、５２は論理回路５
１の中に設けられた順序回路、５３は外部から集積回路
５０へ入力されるクロック信号ＣＫ７を受けるクロック
入力端子、５４は外部から集積回路５０に入力される入
力データＤＩ７を受けるデータ入力端子、５５は集積回
路５０で処理されたデータを外部に出力するデータ出力
端子、Ｂｕ５０は外部から入力されるクロック信号ＣＫ
７を集積回路５０内部に取り込むためクロック入力端子
５３に入力端を接続したバッファ、Ｂｕ５１は外部から
入力される入力データＤＩ７を集積回路５０内部に取り
込むためデータ入力端子５４に入力端を接続したバッフ
ァ、５７は内部クロックの同期を調整するためバッファ
Ｂｕ５０の出力端に接続された位相同期回路、Ｂｕ５２
はクロック信号ＣＫ７を順序回路５２に供給するため論
理回路５１のなかに設けられ位相同期回路５７に入力端
を接続したメインのバッファ、Ｂｕ５３〜Ｂｕ５４はク
ロック信号ＣＫ７を順序回路５２に直接供給するため位
相同期回路５７の出力端に入力端を接続し順序回路５２
に出力端を接続したバッファ、５６はバッファＢｕ５３
〜Ｂｕ５５で構成されたクロックバッファ、Ｂｕ５６は
順序回路５２で処理された出力データＤＯ７を集積回路
５０から外部に出力するため入力端を順序回路５２に接
続し出力端をデータ出力端子５５に接続したバッファで
ある。

【００９９】位相同期回路５７はバッファＢｕ５６の出
力端に接続し、バッファＢｕ５６の出力信号を用いて内
部クロックのタイミングを調整している。

【０１００】そして、バッファＢｕ５０から出力される
信号をＳＢｕ５０、位相同期回路５７から出力される信
号をＳ５７、バッファＢｕ５１から出力される信号をＳ
Ｂｕ５１、バッファＢｕ５３の出力する信号をＳＢｕ５
３、順序回路５２から出力される信号をＳ５２と表す。

【０１０１】次に、図１１に示した集積回路５０の動作
を図１２を用いて説明する。クロック入力端子５３に入
力されるクロック信号ＣＫ７に同期してデータ入力端子
５４から入力データＤＩ７が入力されている。入力デー
タＤＩ７は、順に入力されるDataＫ１，DataＫ２，Data
Ｋ３等の複数のデータによって構成されている。

【０１０２】クロック入力端子５３に入力されたクロッ
ク信号ＣＫ７はバッファＢｕ５０を通して集積回路５０
内部に取り込まれる。すなわち、バッファＢｕ５０は集
積回路５０の内部に対して信号ＳＢｕ５０を出力する。
この信号ＳＢｕ５０はクロック信号ＣＫ７に対してバッ
ファＢｕ５０で付加された一定時間の遅れを持ってい
る。さらにバッファＢｕ５０の出力信号ＳＢｕ５０を受
けた位相同期回路５７は、バッファＢｕ５２に対して信
号Ｓ５７を出力する。位相同期回路５７の出力信号Ｓ５
７は、バッファＢｕ５６の出力信号ＤＯ７がクロック信
号ＣＫ７に対して位相が一致するようにその位相が調整
されている。バッファＢｕ５０と位相同期回路５７とク
ロックバッファ５６と順序回路５２とバッファＢｕ５６
におけるクロック信号の伝播遅延時間が、ちょうどクロ
ック信号ＣＫ７の一周期と同じ長さとなっているのであ
る。

【０１０３】入力された入力データＤＩ７はバッファＢ
ｕ５１を通して集積回路５０の内部に取り込まれる。す
なわち、バッファＢｕ５１は集積回路５０の内部に対し
て信号ＳＢｕ５１を出力する。この信号ＳＢｕ５１はク
ロック信号ＣＫ７に対してバッファＢｕ５１で付加され
た一定時間の遅れを持っている。

【０１０４】ここで、入力されるクロック信号ＣＫ７の
１クロック毎の立ち上がりを順にＣＫ７_-1，ＣＫ７_-2，
ＣＫ７_-3とする。データDataＫ２はクロック信号ＣＫ７
の立ち上がりＣＫ７_-1に対応する信号Ｓｕ５３の立ち上
がり（ＣＫ７_-1）で順序回路５２に取り込まれて処理さ
れる。

【０１０５】そして、順序回路５２で処理されたデータ
は、信号ＳＢｕ５３に同期した信号Ｓ５２としてバッフ
ァＢｕ５６に対して出力される。信号Ｓ５２の出力され
るタイミングは、信号ＳＢｕ５３に対して一定時間の遅
延がある。バッファＢｕ５６での遅延によってデータ出
力端子５５から出力される出力データＤＯ７は、信号Ｓ
５２よりもさらに遅れ、出力データＤＯ７の出力タイミ
ングはクロック信号ＣＫ７の立ち上がりに対してちょう
どクロック信号ＣＫ７一周期分の遅延時間をもって出力
される。従って、クロック信号ＣＫ７と出力データＤＯ
７の各データDataＫ１，Ｋ２，Ｋ３の出力開始時点の位
相が一致している。

【０１０６】次に、上述した集積回路を複数接続した場
合の各クロック信号、入力データ及び出力データの関係
を図１３を用いて説明する。図１３において、１はクロ
ック信号ＣＫを出力するクロック発振回路、５０は図１
に示した集積回路５０と同等の機能を有する集積回路、
６０及び７０は集積回路５０と同様に順序回路及び位相
同期回路を有する集積回路である。図１３において、図
１１と同じ符号は図１１に相当する部分を示す。

【０１０７】図において、６２及び７２はそれぞれ集積
回路６０及び７０の中に設けられた順序回路、６３及び
７３はそれぞれ外部から集積回路６０及び７０へ入力さ
れるクロック信号ＣＫ８及びＣＫ９を受けるクロック入
力端子、６４は外部から集積回路６０に入力される入力
データＤＩ８を受けるデータ入力端子、７４及び７５は
外部から集積回路７０に入力される入力データを受ける
データ入力端子、６５及び７６は集積回路６０及び７０
で処理されたデータを外部に出力するデータ出力端子、
Ｂｕ６０及びＢｕ７０は外部から入力されるクロック信
号ＣＫ８及びＣＫ９を集積回路６０及び７０内部に取り
込むためクロック入力端子６３及び７３に入力端を接続
したバッファ、Ｂｕ６１は外部から入力される入力デー
タＤＩ８を集積回路６０内部に取り込むためデータ入力
端子６４に入力端を接続したバッファ、Ｂｕ７１及びＢ
ｕ７２は外部から入力されるそれぞれの入力データを集
積回路７０内部に取り込むためデータ入力端子７４及び
７５にそれぞれ入力端を接続したバッファ、Ｂｕ６２及
びＢｕ７３はクロック信号ＣＫ８及びＣＫ９を順序回路
６２及び７２にそれぞれ供給するため集積回路６０及び
７０に設けられ入力端子を位相同期回路６７及び７８に
接続したメインのバッファ、Ｂｕ６３〜Ｂｕ６５及びＢ
ｕ７４〜Ｂｕ７６はそれぞれクロック信号ＣＫ８及びＣ
Ｋ９を順序回路６２及び７２に直接供給するためバッフ
ァＢｕ６２及びＢｕ７３の出力端に入力端を接続し順序
回路６２及び７２に出力端を接続したバッファ、６６及
び７７はそれぞれバッファＢｕ６３〜Ｂｕ６５及びバッ
ファＢｕ７４〜Ｂｕ７６で構成されたクロックバッフ
ァ、Ｂｕ６６は順序回路６２で処理された出力データＤ
Ｏ８を集積回路６０から外部に出力するため入力端を順
序回路６２に接続し出力端をデータ出力端子６５に接続
したバッファ、７６は順序回路７２で処理された出力デ
ータＤＯ９を集積回路７０から外部に出力するため、バ
ッファＢｕ７７を介して入力端に順序回路７２の出力を
入力するデータ出力端子である。

【０１０８】そして、バッファＢｕ６３から出力される
信号をＳＢｕ６３、バッファＢｕ７４から出力される信
号をＳＢｕ７４と表す。また、バッファＢｕ７１及びＢ
ｕ７２から出力される信号をＳＢｕ７１及びＳＢｕ７２
と表す。

【０１０９】ここで、集積回路５０及び集積回路６０は
第１の集積回路である。集積回路７０は第２の集積回路
である。集積回路５０は、外部からクロック入力端子５
３に供給されるクロック信号ＣＫ７（ＳＢｕ５３）に同
期して、データ入力端子５４から入力データＤＩ７を順
序回路５２に取り込み、順序回路５２で処理し、順序回
路５２で生成された出力データＤＯ７をデータ出力端子
５５から外部へ出力する。また、集積回路６０は、外部
からクロック入力端子６３に供給されるクロック信号Ｃ
Ｋ８（ＳＢｕ６３）に同期して、データ入力端子６４か
ら入力データＤＩ８を順序回路６２に取り込み、順序回
路６２で処理し、順序回路６２で生成された出力データ
ＤＯ８をデータ出力端子６５から外部へ出力する。な
お、クロック信号ＣＫ７，ＣＫ８は、伝達途中で波形の
鈍りや僅かの遅延が発生するためクロック発振回路１か
ら出力されるクロック信号ＣＫとは異なるが、違いは僅
かであることからクロック信号ＣＫと同じものとして取
り扱う。

【０１１０】集積回路７０は、集積回路５０のデータ出
力端子５５にデータ入力端子７５を接続し、集積回路６
０のデータ出力端子６５にデータ入力端子７４を接続し
ている。そして、集積回路７０は、集積回路５０と集積
回路６０でそれぞれ処理されたデータＤＯ７及びＤＯ８
を入力データとしてデータ入力端子７５とデータ入力端
子７４から入力する。入力されたデータＤＯ７及びＤＯ
８は、それぞれバッファＢｕ７２及びバッファＢｕ７１
を通して、信号ＳＢｕ７２及びＳＢｕ７１として順序回
路７２に入力される。順序回路７２は、信号ＳＢｕ７４
で駆動され、入力された信号ＳＢｕ７１及びＳＢｕ７２
を処理する。

【０１１１】以上の集積回路５０と集積回路６０と集積
回路７０の動作を図１４に示す。集積回路５０の順序回
路５２では、データ入力端子５４から入力された、デー
タDataＫ１１，DataＫ１２，DataＫ１３等からなる入力
データＤＩ７が、信号ＳＢｕ５３に同期して処理され、
生成されたデータDataＬ９，DataＬ１０，DataＬ１１等
からなる出力データＤＯ７が信号ＳＢｕ５３に同期して
データ出力端子５５から出力される。信号ＳＢｕ５３が
クロック信号ＣＫに対して一定の伝播遅延時間を有して
おり、そのためクロック信号ＣＫに対してクロック信号
ＣＫ７の位相が遅れる。この遅延は、バッファＢｕ５
０、位相同期回路５７及びクロックバッファ５６で発生
している。そして、順序回路５２での処理及びバッファ
Ｂｕ２８を通ることによって、出力データＤＯ７の出力
タイミングは信号ＳＢｕ５３の立ち上がりに対して遅延
する。出力データＤＯ７の出力タイミングはクロック信
号ＣＫの立ち上がりに対してちょうどクロック信号ＣＫ
の一周期分だけ遅れて出力される。つまり、出力データ
ＤＯ７の出力タイミングとクロック信号ＣＫの位相が一
致する。

【０１１２】同様に、集積回路６０の順序回路６２は、
データ入力端子６４から入力された入力データＤＩ８が
信号ＳＢｕ６３に同期して処理され、生成された出力デ
ータＤＯ８が信号ＳＢｕ６３に同期してデータ出力端子
６５から出力される。信号ＳＢｕ６３がクロック信号Ｃ
Ｋに対して一定の伝播遅延時間を持っており、そのため
クロック信号ＣＫに対してクロック信号ＣＫ８が遅れ
る。この遅延は、バッファＢｕ６０、位相同期回路６７
及びクロックバッファ６６で発生している。そして、順
序回路６２での処理及びバッファＢｕ６６を通ることに
よって、出力データＤＯ８の出力タイミングは信号ＳＢ
ｕ６３の立ち上がりに対して遅延する。そして、出力デ
ータＤＯ８の出力タイミングはクロック信号ＣＫに対し
てちうょどクロック信号ＣＫの一周期分遅延する。つま
り、出力データＤＯ８の出力タイミングとクロック信号
ＣＫとの位相が一致する。

【０１１３】集積回路７０において、順序回路７２を駆
動するクロック信号ＳＢｕ７４は位相同期回路７８によ
ってクロック信号ＣＫ９と位相が一致するように調整さ
れている。一方、データ入力端子７４，データ入力端子
７５に入力する出力データＤＯ８及び出力データＤＯ７
は、バッファＢｕ７２及びバッファＢｕ７１を介して順
序回路７２に伝達されるため、バッファＢｕ７１，Ｂｕ
７２での遅延時間が同じになるよう設定しておけば、共
に一定時間Δｔ４０遅延する。順序回路７２に入力され
る信号ＳＢｕ７１，信号ＳＢｕ７２は、遅延時間が同じ
であるので、順序回路７２において処理するための内部
クロック信号ＳＢｕ７４のタイミングのずれを許容でき
る範囲が広くなり、データの授受が容易になる。また、
信号ＳＢｕ７１，ＳＢｕ７２のタイミングが揃っている
ためデータ処理速度を上げて、集積回路装置を高速化で
きる。

【０１１４】次に、図１１に示した集積回路に内蔵する
位相同期回路の構成を図１５に示す。図１５において、
１は集積回路５０の外部に設けられクロック信号ＣＫを
発生してクロック入力端子５３にクロック信号ＣＫを供
給するクロック発振回路、１００は集積回路５０の外部
に設けられ初期化信号を発生するリセット回路、Ｂｕ５
０はクロック入力端子５３に入力端を接続したバッフ
ァ、２０８は直列に接続された遅延素子２０１〜２０７
によって構成され、バッファＢｕ５０を経由して入力さ
れたクロック信号を遅延素子２０１の入力とし、直列に
接続された遅延素子２０１〜２０７の各タップより順に
遅延した遅延クロックＤＣ１ないしＤＣ７を出力する遅
延回路、２０９は遅延回路２０８の出力する遅延クロッ
クＤＣ１〜ＤＣ７にそれぞれ対応した入力端を有し、入
力される初期化信号Ｒにて初期化され、位相切替え信号
Ｃ及び位相比較信号Ｒ／Ｌに応じて入力された遅延クロ
ックＤＣ１ないしＤＣ７を１つだけ選択して出力する選
択回路、５１は集積回路５０のなかに設けられ選択回路
２０９から出力された出力信号Ｓ５７により動作する論
理回路、５６は論理回路５１に含まれ、論理回路５１の
内部へ選択回路２０９の出力Ｓ５７を分配するバッファ
Ｂｕ５０，Ｂｕ５３〜５５より構成されたクロックバッ
ファ、５２は論理回路５１に含まれ、クロックバッファ
５６の出力にて駆動される順序回路、Ｂｕ５７は順序回
路５２の出力端に入力端を接続しバッファＢｕ５０と同
じ遅延量を有するバッファ、２１０は順序回路５２の出
力をバッファＢｕ５７を通して与えられた入力Ｂとクロ
ック発振回路１の出力をバッファＢｕ５０を通して与え
られた入力Ａとの位相を比較し、その結果に応じた位相
比較信号Ｒ／Ｌと位相切替え信号Ｃとを出力して選択回
路２０９に与える位相比較回路である。ここで、遅延素
子２０１〜２０７は一つのバッファによって構成するこ
とができ、遅延素子が有する遅延時間は０．２〜０．３
ｎＳ程度である。そして、遅延素子２０１〜２０７の遅
延時間の総計はクロック信号ＣＫの一周期分以上必要で
ある。

【０１１５】なお、選択回路２０９には図４に示す選択
回路１０９の構成と同じものを用いる。

【０１１６】また、図７に示した選択回路１０９ａと同
一構成の選択回路を用いることもできる。

【０１１７】次に、図１６は図１５に示した位相比較回
路２１０の一態様を示す回路図である。位相比較回路２
１０の入力端ＡがＤＦＦ２４１のデータ入力端Ｄに、入
力端Ｂがクロック入力端に接続され、ＤＦＦ２４１の出
力端Ｑから位相比較信号Ｒ／Ｌが取り出される。また、
入力端Ｂから入力された信号はインバータ２４２によっ
て反転されて、位相切替え信号Ｃとして取り出される。

【０１１８】位相比較回路２１０は、入力端Ｂから入力
される信号の立ち上がり発生時に、入力端Ａから入力さ
れる信号が“Ｈ”レベルであれば“Ｈ”レベルを位相比
較信号Ｒ／Ｌとして出力し、入力端Ａから入力される信
号が“Ｌ”レベルであれば“Ｌ”レベルを位相比較信号
Ｒ／Ｌとして出力する。従って、例えば位相比較回路２
１０の入力端Ａに入力されるクロック信号ＣＫが入力端
Ｂに入力されるクロック信号ＣＫ７に対して１／２周期
以内の進相のとき、位相比較信号Ｒ／Ｌは“Ｈ”レベル
となる。ところが逆に入力端Ａに入力されるクロック信
号ＣＫが入力端Ｂに入力されるクロック信号ＣＫ７に対
し１／２周期未満の遅相のとき、位相比較回路２１０が
出力する位相比較信号Ｒ／Ｌは“Ｌ”レベルとなる。

【０１１９】また位相比較回路２１０の入力端Ｂに入力
されるクロック信号は反転されて、位相切替え信号Ｃと
なっているが、これは入力端Ｂに入力される信号の立ち
上がりで位相比較信号Ｒ／Ｌが決まり、入力端Ｂに入力
される信号の立ち下がりで位相切替え信号Ｃが発生する
ようにしたものである。

【０１２０】次に、図１５、図４及び図１６に示した集
積回路装置の各部の動作を図１７を用いて説明する。図
１７は、図１５に示した集積回路５０における位相同期
回路５７の動作を示すタイムチャートである。

【０１２１】順序回路５２の出力はクロックバッファ５
６の出力に同期して“１”“０”“０”“１”“０”
“０”…と変化するものと仮定する。実際には何らかの
変化が起こるだけで良いのだが、簡単化のために上記の
とおり仮定した。

【０１２２】初期時（時刻Ｔ３０迄に）において、初期
化信号Ｒが“Ｈ”レベルになることにより、選択回路２
０９がリセットされて選択回路２０９内のＤＦＦ４の出
力信号Ｑ４のみが“Ｈ”レベルとなり、他のＤＦＦ１〜
３，ＤＦＦ５〜７の出力は“Ｌ”レベルとなるため、遅
延クロックＤＣ４が位相同期回路５７から出力される位
相同期クロックＳ５７に現れている。信号Ｓ５７は、ク
ロックバッファ５６を経由して順序回路５２に対して出
力される。

【０１２３】時刻Ｔ３１において、順序回路５２は上記
のとおり動作するので、位相比較回路２１０の入力端Ｂ
に入力される信号は“Ｌ”レベルから“Ｈ”レベルに変
化する。この時、位相比較回路２１０の入力端Ｂに入力
される信号に対し入力端Ａに入力されるクロック信号の
位相が進んでいるので、位相比較回路２１０の入力端Ａ
に入力される信号は“Ｈ”レベルであり、ＤＦＦ２４１
から出力される位相比較出力Ｒ／Ｌは“Ｈ”レベルとな
る。一方、位相切り替え信号Ｃは入力端Ｂに入力される
信号の反転論理であり、“Ｈ”レベルから“Ｌ”レベル
に変化する。

【０１２４】ここで入力端Ｂに入力されるクロック信号
と入力端Ａに入力されるクロック信号の位相を近づける
ためには、入力端Ａに入力されるクロック信号はそのま
まにして、入力端Ｂに入力されるクロック信号だけを進
相にしていけば良いので、現在選択されている遅延クロ
ックＤＣ４よりも進相のクロックＤＣ３に選択を切り替
えれば良い。

【０１２５】時刻Ｔ３２において、位相切り替え信号Ｃ
は“Ｌ”レベルから“Ｈ”レベルに立ち上がり、選択回
路２０９内のシフトレジスタがシフト動作を行う。この
時、位相比較信号Ｒ／Ｌは“Ｈ”レベルなので左シフト
状態である。左シフトと共に、ＤＦＦ４の出力信号Ｑ４
が“Ｈ”レベルから“Ｌ”レベルに変化し、ＤＦＦ３の
出力信号Ｑ３が“Ｌ”レベルから“Ｈ”レベルに切り替
わりＤＣ４にかわってＤＣ３がＳ５７に出力される。

【０１２６】時刻Ｔ３３において、入力端Ｂに入力され
る信号が“Ｌ”レベルから“Ｈ”レベルに変化するので
ＤＦＦ２４１は入力端Ｄに入力されている信号をデータ
として取り込む。この時、入力端Ｂに入力される信号に
対し入力端Ａに入力される信号は進相であり、入力端Ａ
に入力される信号は“Ｈ”レベルである。従って、位相
比較信号Ｒ／Ｌは“Ｈ”レベルを維持する。

【０１２７】時刻Ｔ３４において、入力端Ｂに入力され
る信号が“Ｈ”レベルから“Ｌ”レベルに変化すると位
相切り替え信号Ｃが“Ｌ”レベルから“Ｈ”レベルに変
化する。このとき、位相比較信号Ｒ／Ｌは“Ｈ”レベル
であるので、選択回路２０９において左シフトが行わ
れ、選択回路２０９から信号ＤＣ３にかわって信号ＤＣ
２がＳ５７として出力される。

【０１２８】時刻Ｔ３５において、入力端Ｂに入力され
る信号に対して入力端Ａに入力されるクロック信号は遅
相となっており、入力端Ａに入力される信号は“Ｌ”レ
ベルであるため、ＤＦＦ２４１が出力する位相比較信号
Ｒ／Ｌは“Ｌ”レベルに変化する。

【０１２９】時刻Ｔ３６において、入力端Ｂに入力され
る信号が“Ｈ”レベルから“Ｌ”レベルに変化すると位
相切り替え信号Ｃが“Ｌ”レベルから“Ｈ”レベルに変
化する。このとき、位相比較信号Ｒ／Ｌは“Ｌ”レベル
であるので、選択回路２０９内のシフトレジスタは右シ
フトするので、選択回路２０９から信号ＤＣ２にかわっ
て信号ＤＣ３がＳ５７として出力される。

【０１３０】その後は、入力端Ｂに入力される信号の変
化が起こるたびに入力端Ａに入力される信号は入力端Ｂ
に入力される信号に対し、進相と遅相をくり返し、出力
信号ＤＣ３とＤＣ２が交互に選択される。

【０１３１】このような状態にまでなると入力端Ａに入
力される信号と入力端Ｂに入力される信号の位相差すな
わち同期精度はＤＣ２とＤＣ３のクロック位相差に近似
できるので、遅延素子１段当りの遅延時間を短くしてい
くほど同期精度は向上していく。

【０１３２】この効果は、入力端Ａに入力される信号と
入力端Ｂに入力される信号の位相が高精度に一致するこ
と、換言すればバッファＢｕ５０とバッファＢｕ５７と
が同一素子であればクロック発振回路１のクロック信号
ＣＫの位相と、順序回路５２の出力の位相が一致するの
で、バッファＢｕ５０、クロックバッファ５６及び順序
回路５２の伝播遅延時間を見かけ上キャンセルすること
ができる。

【０１３３】なお、図１８に示すように、図１１に示し
た集積回路５０において、位相同期回路５７にクロック
信号をフィードバックするのに用いていたバッファＢｕ
５７を取り除いた構成とすることもできる。この場合に
は位相同期回路５７によってクロックバッファ５６、順
序回路５２及びバッファＢｕ５６の伝播遅延時間のみが
補償されている。図１９は集積回路５０ａの動作を示す
タイムチャートである。この場合には、図１９に示すよ
うに、バッファＢｕ５０の出力するクロック信号ＳＢｕ
５０とデータ出力端子５５から出力される出力データＤ
Ｏ７の出力との位相が一致している。

【０１３４】また、図２０に示すように、位相同期回路
５７に順序回路５２の出力信号Ｓ５２をフィードバック
するとともに、図１１に示した集積回路５０において、
位相同期回路５７にクロック信号をフィードバックする
ために用いていたバッファＢｕ５７を取り除いた構成と
することもできる。この場合には位相同期回路５７によ
ってクロックバッファ５６及び順序回路５２の伝播遅延
時間のみが補償されている。図２１は集積回路５０ｂの
動作を示すタイムチャートである。この場合には、図２
１に示すように、バッファＢｕ５０の出力するクロック
信号ＳＢｕ５０と順序回路５２から出力される出力信号
Ｓ５２との位相が一致している。

【０１３５】次に、図２２に第２実施例に用いられる位
相同期回路の他の態様を示す。

【０１３６】図２２において、２５０は、位相比較回路
２１０の位相比較信号出力端Ｒ／Ｌにクロック入力端を
接続し、データ入力端Ｄを接地電位に固定し、リセット
回路１００が出力する初期化信号をリセット信号入力端
Ｒに入力し、選択回路２０９が出力する信号Ｑ１をセッ
ト信号入力端ＳＥに入力するセットリセット付きＤタイ
プフリップフロップ回路である。また、２５５は位相比
較回路２１０の位相比較信号出力端Ｒ／Ｌに入力端I0を
接続し、入力端I1を接地電位に固定し、ＤＦＦ２５０の
出力信号Ｑをセレクト入力端Ｓに入力し、選択回路２０
９の位相比較信号入力端Ｒ／Ｌに出力端Ｙを接続したセ
レクタである。

【０１３７】次に、図１１に示した集積回路５０の位相
同期回路５７にこの位相同期回路を用いた場合の動作に
ついて図２３を用いて説明する。例えば、時刻Ｔ４９ま
での間に初期化信号Ｒが入力されて動作が開始した後、
同期が外れることにより位相比較回路２１０の位相比較
信号Ｒ／Ｌが“Ｈ”レベルに固定されているとする。そ
して、選択回路２０９が、進相クロックを選択、つま
り、左シフト動作をして順次ＤＦＦ４〜ＤＦＦ１の出力
信号Ｑ４〜Ｑ１が“Ｈ”レベルになったとする（時刻Ｔ
４０から時刻Ｔ４３）。または、入力端Ａと入力端Ｂと
に入力される信号の位相が合わず、遂に最前段の遅延ク
ロックＤＣ１が選択されている状態になったとする。

【０１３８】時刻Ｔ４３において、選択回路２０９のＤ
ＦＦ１の出力信号Ｑ１が“Ｈ”レベルとなる。このとき
ＤＦＦ２５０はセットされ、ＤＦＦ２５０の出力信号Ｑ
は“Ｈ”レベルとなり、セレクタ２５５は入力端I1に入
力されている“Ｌ”レベルを選択して出力端Ｙから出力
するので選択回路２０９は遅相クロックを強制的に選択
しはじめる。すなわち、時刻Ｔ４４〜Ｔ４８において、
選択回路２０９内のシフトレジスタは順次右シフトを行
う。遅相クロックの選択は、位相比較回路２１０の位相
比較信号Ｒ／Ｌが“Ｌ”レベルから“Ｈ”レベルに変化
するまで継続される。そして、時刻Ｔ４９において入力
端Ｂに入力される信号が“Ｌ”レベルから“Ｈ”レベル
に立ち上がると、ＤＦＦ２５０のクロック入力端に入力
される位相比較信号Ｒ／Ｌが“Ｌ”レベルから“Ｈ”レ
ベルに変化してＤＦＦ２５０の出力信号Ｑが“Ｌ”レベ
ルとなり、セレクタ２５５は出力信号として位相比較回
路２１０の出力する位相比較信号Ｒ／Ｌを選択回路２０
９に対して出力するようになる。つまり、セレクタ２５
５は位相比較回路２１０の出力する位相比較信号Ｒ／Ｌ
を選択して出力する定常状態に入る。この様に、位相が
合うまで後段の遅延クロックを選択していくことにな
る。

【０１３９】この結果、位相同期のはずれた時に、動作
不能に陥る事なく、また連続的に位相同期クロックＳ５
７の位相を変更していくので、信号Ｓ５７に対してスパ
イクがのるといった問題点を回避できるという効果があ
る。

【０１４０】なお、ＤＦＦ２５０のセット信号入力端Ｓ
Ｅに選択回路２０９内のＤＦＦ７の出力信号Ｑ７を入力
し、セレクタ２５５の入力端I1を“Ｈ”レベルに固定す
るように回路の接続を変えることによってＤＦＦ７から
“Ｈ”レベルが出力されたときに強制的に左シフトを行
わせる回路を構成することも可能である。

【０１４１】次に、選択回路の他の態様を図２４に示
す。位相を一致させるまでの時間が長くなるので好まし
くはないが、カウンタを用いて選択回路を構成すること
もできる。選択回路２０９ａは、アップダウンカウンタ
２６０と、エンコーダ２６５と、ＡＮＤゲート２７１〜
２７７と、ＯＲゲート２８０とで構成される。

【０１４２】そして、アップダウンカウンタ２６０は、
位相比較信号Ｒ／Ｌをアップダウン入力端Ｕ／Ｄに、位
相切り替え信号Ｃをカウント入力端に、初期化信号Ｒを
ロード入力端ＬＯＡＤに入力される。エンコーダ２６５
は、アップダウンカウンタ２６０の出力端Ｃ１〜Ｃ３に
接続され、アップダウンカウンタ２６０の出力する信号
Ｃ１〜Ｃ３をエンコードする。ＡＮＤゲート２７１〜２
７７は、エンコーダ２６５の出力信号Ｑ１〜Ｑ７を一方
入力端に接続し、対応する遅延クロックＤＣ１〜ＤＣ７
を他方入力端に接続される。ＯＲゲート２８０は、ＡＮ
Ｄゲート２７１〜２７７の出力信号Ｓ２７１〜Ｓ２７７
を対応する入力端にそれぞれ入力し、出力信号を位相同
期クロックＳ５７として取り出す。

【０１４３】アップダウンカウンタ２６０の真理値表を
表１に示す。

【０１４４】

【表１】

【０１４５】エンコーダ２６５の真理値表を表２に示
す。

【０１４６】

【表２】

【０１４７】初期化時には、カウンタ出力＝“１００”
となり、エンコーダ出力はＱ４＝“Ｈ”となる。位相比
較信号Ｒ／Ｌが“Ｈ”レベルのときは、カウンタ２６０
はダウンカウントし、エンコーダ２６５は進相の遅延ク
ロックに選択を切り替えるので、選択回路２０９と同じ
動作を行うことができる。

【０１４８】次に、図２５に選択回路の他の態様を示
す。図２５は選択回路の構成を示す回路図である。図２
５において、２８５は第１の入力端にリセット信号Ｒを
入力し、第２の入力端にエンコーダ２６５の出力信号Ｑ
７を入力し、第３の入力端にエンコーダ２６５の出力信
号Ｑ１を入力するＯＲゲートであり、その他図２４と同
一符号は図２４の相当する部分を示す。図２５に示した
選択回路２０９ｂが図２４に示した選択回路２９０ａと
異なる点は、ＯＲゲート２８５を設けた点である。ＯＲ
ゲート２８５でエンコーダ２６５の出力信号Ｑ１及びＱ
７と初期化信号入力Ｒとの論理和をとり、その出力を初
期化信号としている。ＯＲゲート２８５を設けることに
よってエンコーダ２６５の出力信号Ｑ１あるいはＱ７が
“Ｈ”レベルになったときにも選択回路２９０ｂにリセ
ットがかかるような構成となっている。例えば、位相同
期が外れて遅延回路１０８の初段あるいは最終段の遅延
素子の出力する遅延クロックＤＣ１，ＤＣ７が選択され
るようなことがあったときには、強制的な初期化を位相
同期回路５７にかけることができる。

【０１４９】選択回路２９０ｂの動作を図８のタイムチ
ャートを用いて説明する。図８において、時刻Ｔ５０ま
での間において、リセット信号Ｒが“Ｈ”レベルになる
ことによって、選択回路２９０ｂがリセットされ、アッ
プダウンカウンタ２６０から出力信号（Ｃ１，Ｃ２，Ｃ
３）として（１，０，０）が出力され、エンコーダ２６
５の出力信号Ｑ４のみが“Ｈ”レベルで、その他の出力
信号Ｑ１〜Ｑ３，Ｑ５〜Ｑ７は“Ｌ”レベルになってい
る。

【０１５０】ここで、位相同期が外れて位相比較信号Ｒ
／Ｌが“Ｌ”レベルに固定されている場合について説明
する。この時、位相比較回路２１０から選択回路２９０
ｂに位相切り替え信号Ｃが入力される度に、選択回路２
９０ｂ内部のアップダウンカウンタ２６０がカウントア
ップすることによってエンコーダ２６５のそれぞれの出
力信号Ｑ４〜Ｑ７が順に“Ｈ”レベルになる（時刻Ｔ５
１〜Ｔ５３）。

【０１５１】そして、Ｔ５３において、エンコーダ２６
５の出力信号Ｑ７が“Ｈ”レベルになるとＯＲゲート２
８５の出力が“Ｈ”レベルに変化してアップダウンカウ
ンタ２６０がリセットされる（時刻Ｔ５４）。従って、
エンコーダ２６５の出力信号Ｑ４が“Ｈ”レベルとな
り、ＤＦＦ７の出力信号Ｑ７も“Ｌ”レベルとなる。

【０１５２】例えば、上記の場合とは逆に位相比較信号
Ｒ／Ｌが“Ｈ”レベルに固定された場合には、位相比較
回路２１０から選択回路２９０ｂに位相切り替え信号Ｃ
が入力される度に、選択回路２９０ｂが内部のアップダ
ウンカウンタ２６０をカウントダウンすることによって
エンコーダ２６５の出力信号Ｑ４〜Ｑ１が順に“Ｈ”レ
ベルになる。

【０１５３】次に、この発明の第３実施例について図２
７を用いて説明する。図２７は集積回路とその集積回路
にクロック信号を供給するための位相同期回路とを異な
る基板上に形成した場合を示す図である。図において、
３００Ａは位相同期回路を含む集積回路、３００Ｂは順
序回路５２を有する論理回路５１を含む集積回路であ
る。図において、Ｂｕ８０は集積回路３００Ａ内に設け
られ入力端に位相同期回路５７の出力を接続し位相同期
回路５７の出力信号を集積回路３００Ａから外部に出力
するためのバッファ、Ｂｕ８１は集積回路３００Ｂ内に
設けられ出力端をクロックバッファ５６ａに接続され外
部からクロック信号を入力するためのバッファ、３０１
はクロック信号ＣＫ７が入力されバッファＢｕ５０の入
力端に接続されたクロック信号入力端子、３０２はバッ
ファＢｕ５７の入力端に接続され位相同期回路５７にフ
ィードバックされるクロック信号が入力される入力端
子、３０３はバッファＢｕ８０の出力端とバッファＢｕ
８１の入力端とを接続する接続点、３０４は入力データ
ＤＩ７が入力されバッファＢｕ５１の入力端に接続され
たデータ入力端子、３０５はバッファＢｕ５６の出力端
に接続され集積回路３００Ｂで処理されたデータが出力
されるデータ出力端子、５６ａはバッファＢｕ８１から
出力されたクロック信号を順序回路５２に分配するため
のクロックバッファ、その他の図１１と同一符号は図１
１と同等の機能を有する部分を示す。集積回路３００Ａ
と集積回路３００Ｂとを合わせた機能は、図１５に示し
た集積回路５０と同じ機能を有している。

【０１５４】例えば、集積回路３００Ｂのみでは接続点
３０３から入力されるクロック信号ＣＫ７と出力データ
ＤＯ７との位相を一致させることは困難である。出力デ
ータＤＯ７とクロック信号ＣＫ７との位相を一致させた
い場合には、位相同期回路が形成されている集積回路３
００Ａを集積回路３００Ｂのクロック信号入力端子であ
る接続点３０３に接続し、データ出力端子３０５と入力
端子３０２とを接続し、集積回路３００Ａのクロック信
号入力端子３０１にクロック信号ＣＫ７を入力する。こ
のように集積回路３００Ｂに集積回路３００Ａを接続す
ることによって、集積回路３００Ｂに入力するクロック
信号を集積回路３００Ａで適当に遅延させ、集積回路３
００Ｂから出力する出力データＤＯ７とクロック信号Ｃ
Ｋ７の位相を一致させることができる。

【０１５５】次に、図２８に位相同期回路を含む複数の
集積回路の位相同期方式について示す。図２８におい
て、４００は集積回路、４１１は外部のクロック発振回
路１から供給されるクロック信号を集積回路４００内部
に入力するための入力バッファ、４１０は入力バッファ
４１１からクロック信号を入力しクロック信号の位相を
調整するための位相同期回路、４１４は位相同期回路４
１０から出力されたクロック信号を入力し集積回路４０
０内部の各回路にクロック信号を供給するためのクロッ
クバッファ、４１５，４１８はクロックバッファ４１４
の出力するクロック信号で駆動される順序回路、４１９
は順序回路４１８の出力を入力し順序回路４１８の出力
信号を集積回路４００から外部に出力するための出力バ
ッファ、４２０は順序回路４１５の出力を入力し順序回
路４１５の出力信号を集積回路４００から外部に出力す
るための出力バッファである。位相同期回路４１０は遅
延回路４１２と位相比較回路４１７と選択回路４１３と
で構成されている。遅延回路４１２は入力バッファ４１
１の出力を入力し遅延時間の異なる複数の遅延クロック
を選択回路４１３に出力する。選択回路４１３は位相比
較回路４１７から出力される制御信号に応じて遅延回路
の出力する遅延クロックを選択してクロックバッファ４
１４に対して出力する。順序回路４１５からの出力がバ
ッファ４１６を介して位相比較回路４１７に入力されて
いる。位相比較回路４１７は入力バッファ４１１から入
力されるクロック信号とバッファ４１６から入力される
クロック信号とを比較してその比較結果に基づいて選択
回路に対して制御信号を出力する。

【０１５６】また、図において、４３０は集積回路、４
４１は入力バッファ、４４０は位相同期回路、４４４は
クロックバッファ、４４５は順序回路、４４２は遅延回
路、４４７は位相比較回路、４４３は選択回路であり、
集積回路４３０において、点線で囲まれた部分は集積回
路４００の点線で囲んだ部分と同様の構成である。４４
８は、集積回路４３０内に設けられ、入力バッファ４４
９を介して集積回路４００の出力を入力し、クロックバ
ッファ４４４から入力されるクロック信号によって駆動
される順序回路である。

【０１５７】図において、４５０はクロック発振回路１
のクロック信号を用いて、集積回路４００の出力をＤＦ
Ｆ４５３にとりこみ、論理回路４５４で処理する集積回
路である。

【０１５８】位相同期回路４１０はクロックバッファ４
１４、順序回路４１５及び入力バッファ４１１での遅延
をキャンセルでき、位相同期回路４４０はクロックバッ
ファ４４４、順序回路４４５及び入力バッファ４４１で
の遅延をキャンセルできるので、集積回路４００から４
３０に対して送られるデータの転送を容易化できる。ま
た場合によっては、集積回路４００から４５０へのデー
タ転送のように、集積回路４５０上のＤＦＦ４５３にて
クロック発振回路１からのクロック信号を直接用いてデ
ータを取り込んでもよい。実際は転送スピード、集積回
路内部での遅延量に応じて最適な位相合わせ回路を選択
するべきである。

【０１５９】同時に、この実施例の位相同期回路４１
０，４４０は順序回路４１５，４４５の出力を位相比較
したが、前記各実施例のとおり、クロックバッファ４１
４，４４４の出力を位相比較するタイプでも良く、複数
の集積回路間での接続については、使用するときの状態
に応じて、位相同期回路のタイプ及び位相同期回路を含
む集積回路の組み合わせを選択すればよい。

【０１６０】

【発明の効果】以上のように、請求項１記載の集積回路
装置によれば、順序回路の出力信号をフィードバックす
るフィードバック手段と、フィードバック手段に接続さ
れ、順序回路の出力信号を入力するとともに、基準クロ
ック信号を入力し、順序回路の出力信号の位相が基準ク
ロック信号の位相に近づくように順序回路を駆動するク
ロック信号の位相を制御しつつ、順序回路に対して該順
序回路を駆動するクロック信号を供給する位相同期回路
とを備えて構成されているので、基準クロック信号に対
して順序回路の出力信号が出力される際の遅延を小さく
でき、自由度の高い位相同期を得られ、集積回路装置の
動作を高速化できるという効果がある。

【０１６１】請求項２記載の集積回路装置によれば、複
数段直列に接続された遅延素子と、第１段目の遅延素子
の入力端に接続され基準クロック信号が入力されるクロ
ック信号入力端子と、複数の遅延素子のそれぞれの出力
端に接続された複数の遅延クロック出力端子とを有する
遅延回路と、遅延回路の複数の遅延クロック出力端子の
対応するものにそれぞれ接続された複数の遅延クロック
入力端子と、出力端子と、第１および第２の制御端子と
を有し、遅延クロック入力端子から入力される複数のク
ロック信号のうちのいづれかを第１および第２の制御端
子に入力される信号に応じて選択して出力端子から順序
回路へ対して出力する選択回路と、フィードバック手段
に接続され、順序回路の出力信号が入力される第１の入
力端子と、遅延回路のクロック信号入力端子からクロッ
ク信号を受ける第２の入力端子と、選択回路の第１及び
第２の制御端子にそれぞれ対応した第１及び第２の制御
信号出力端子とを有し、第１の入力端子と第２の入力端
子とからそれぞれ入力される信号の位相を比較して位相
の進み遅れの判別結果を示す位相比較信号を第１の制御
信号出力端子から第１の制御端子に対して出力し、選択
のタイミングを指示する位相切り替え信号を第２の制御
信号出力端子から第２の制御端子に対して出力する位相
比較回路とを備えて構成されているので、順序回路の出
力信号の位相が基準クロック信号の位相に近づくよう
に、順序回路を駆動するクロックを供給することがで
き、自由度の高い位相同期を得られ、集積回路装置を高
速で動作させることが可能となるという効果がある。

【０１６２】請求項３記載の集積回路装置によれば、選
択回路の第１及び第２の制御端子に接続され、複数の遅
延クロック入力端子にそれぞれ対応した複数のレジスタ
を有し、リセット信号に応じてデータを記憶するレジス
タが一つ選択され、位相比較回路が出力する位相比較信
号に応じてデータのシフト方向を決定し、位相切り替え
信号に応じてデータのシフト動作を行うシフトレジスタ
をさらに備え、前記データを記憶しているレジスタに対
応した遅延クロック入力端子から入力されるクロック信
号を選択するように構成されているので、選択回路にお
いて遅延回路の出力する遅延クロックを短時間で選択す
ることが可能となり、集積回路装置の動作の高速化に対
応することができるという効果がある。また、シフトレ
ジスタにより集積回路装置の小型化が可能となるという
効果がある。

【０１６３】請求項４記載の集積回路装置によれば、シ
フトレジスタに接続され、シフトレジスタの初段あるい
は最終段のレジスタにデータが移されたとき、シフトレ
ジスタに対してリセット信号を出力するリセット信号発
生手段を備えて構成されているので、例えばクロック信
号の同期が外れるなどの誤動作を起こした場合に自己復
旧できる集積回路装置を得ることができるという効果が
ある。

【０１６４】請求項５記載の集積回路装置によれば、位
相比較回路の第１の制御信号出力端子及び選択回路の第
１の制御端子に接続され、シフトレジスタの初段あるい
は最終段のレジスタにデータが移されたとき、シフトレ
ジスタを強制的に位相比較信号の示す方向とは逆方向に
シフトさせる信号を第１の制御端子に対して出力し、そ
の逆方向シフト状態を位相比較信号が変化するまで保持
するシフト制御手段を備えて構成されているので、例え
ばクロック信号の同期が外れるなどの誤動作を起こした
場合に自己復旧できる集積回路装置を得ることができる
という効果がある。

【０１６５】請求項６記載の集積回路装置によれば、位
相同期回路は第１の集積回路内に配設され、順序回路は
第２の集積回路内に配設され、第１の集積回路は、第２
の集積回路とは異なる基板上に形成されているので、高
速に動作する集積回路装置を容易に得ることができると
いう効果がある。

【０１６６】請求項７記載の集積回路装置によれば、集
積回路は、外部から入力される基準クロック信号をバッ
ファリングする第１のバッファをさらに備え、フィード
バック手段は、第１のバッファと同じ遅延量を有する第
２のバッファとを備えて構成されているので、第１のバ
ッファの遅延を第２のバッファで補償して、基準クロッ
ク信号に対して順序回路の出力信号が出力される際の遅
延を小さくでき、自由度の高い位相同期を得られ、集積
回路装置の動作を高速化できるという効果がある。

【０１６７】請求項８記載の集積回路装置によれば、ク
ロック信号に応じて動作する第１の順序回路を含むとと
もに、外部から基準クロック信号を入力する第１の集積
回路と、クロック信号に応じて動作する第２の順序回路
を含むとともに、外部から基準クロック信号を入力する
第２の集積回路とを備え、第１の集積回路は、第１の順
序回路の出力信号をフィードバックするフィードバック
手段と、該フィードバック手段に接続され、第１の順序
回路の出力信号及び基準クロック信号を入力し、第１の
順序回路の出力信号の位相が基準クロック信号の位相に
近づくように該第１の順序回路を駆動するためのクロッ
ク信号の位相を制御しつつ、第１の順序回路に対して該
第１の順序回路を駆動するためのクロック信号を供給す
る第１の位相同期回路とをさらに含み、第２の集積回路
は、第２の順序回路を駆動するクロック信号を第２の順
序回路に入力される時点でフィードバックするフィード
バック手段と、該フィードバック手段に接続され、基準
クロック信号及び第２の順序回路を駆動するクロック信
号を入力し、入力時点における第２の順序回路を駆動す
るクロック信号の位相を基準クロックの位相に近づくよ
うにクロック信号の位相を制御しつつ、第２の順序回路
に対して該第２の順序回路を駆動するクロック信号を供
給する第２の位相同期回路とをさらに含み、第１の順序
回路から出力する出力信号を第２の順序回路で処理する
ので、自由度の高い位相同期を得られ、第２の順序回路
において高速に処理することが可能であるという効果が
ある。

【０１６８】請求項９記載の位相同期回路によれば、選
択回路は、選択回路の第１及び第２の制御端子に接続さ
れ、複数の遅延クロック入力端子にそれぞれ対応した複
数のレジスタを有し、リセット信号に応じてデータを記
憶するレジスタが一つ選択され、位相比較回路が出力す
る位相比較信号に応じてデータのシフト方向を決定し、
位相切り替え信号に応じてデータのシフト動作を行うシ
フトレジスタをさらに備え、データを記憶しているレジ
スタに対応した遅延クロック入力端子から入力されるク
ロック信号を選択するので、選択回路において遅延回路
の出力する遅延クロックを短時間で選択することが可能
となり、集積回路装置の動作の高速化に対応することが
できるという効果がある。また、シフトレジスタを用い
ているので、集積回路装置の小型化が可能となるという
効果がある。

【０１６９】請求項１０記載の集積回路装置によれば、
順序回路を駆動するために該順序回路に入力されるクロ
ック信号をフィードバックするフィードバック手段と、
遅延回路の複数の遅延クロック出力端子の対応するもの
にそれぞれ接続された複数の遅延クロック入力端子と、
出力端子と、第１および第２の制御端子とを有し、遅延
クロック入力端子から入力される複数のクロック信号の
うちのいづれかを第１および第２の制御端子に入力され
る信号に応じて選択して出力端子から順序回路へ対して
出力する選択回路と、フィードバック手段に接続され、
順序回路に入力される前記クロック信号を受ける第１の
入力端子と、遅延回路のクロック信号入力端子からクロ
ック信号を受ける第２の入力端子と、選択回路の第１及
び第２の制御端子にそれぞれ対応した第１及び第２の制
御信号出力端子とを有し、第１の入力端子と第２の入力
端子とからそれぞれ入力される信号の位相を比較して位
相の進み遅れの判別結果を示す位相比較信号を第１の制
御信号出力端子から第１の制御端子に対して出力し、選
択のタイミングを指示する位相切り替え信号を第２の制
御信号出力端子から第２の制御端子に対して出力する位
相比較回路とを備え、選択回路は、選択回路の第１及び
第２の制御端子に接続され、複数の遅延クロック入力端
子にそれぞれ対応した複数のレジスタを有し、リセット
信号に応じてデータを記憶するレジスタが一つ選択さ
れ、位相比較回路が出力する位相比較信号に応じてデー
タのシフト方向を決定し、位相切り替え信号に応じてデ
ータのシフト動作を行うシフトレジスタをさらに備え、
データを記憶しているレジスタに対応した遅延クロック
入力端子から入力されるクロック信号を選択するので、
選択回路において遅延回路の出力する遅延クロックを短
時間で選択することが可能となり、集積回路装置の動作
の高速化に対応することができるという効果がある。ま
た、シフトレジスタを用いているので、集積回路装置の
小型化が可能となるという効果がある。

【０１７０】請求項１１記載の集積回路装置によれば、
第１の順序回路が出力する出力信号を第２の順序回路で
処理するので、自由度の高い位相同期を得られ、自由度
の高い位相同期を得られ、集積回路装置の高速化が可能
になるという効果がある。

【図面の簡単な説明】

【図１】この発明の第１の実施例による集積回路の構成
を示す図である。

【図２】図１に示した集積回路の動作を示すタイムチャ
ートである。

【図３】図１に示した位相同期回路の構成を示す図であ
る。

【図４】図３に示した選択回路の構成を示す回路図であ
る。

【図５】図４に示した位相比較回路の構成を示す回路図
である。

【図６】図４に示した選択回路の動作を示すタイムチャ
ートである。

【図７】この発明の第１実施例における選択回路の他の
態様を示す回路図である。

【図８】図７に示した選択回路の動作を示すタイムチャ
ートである。

【図９】この発明の第１実施例による集積回路を複数有
する集積回路装置の構成を示す図である。

【図１０】図９に示した集積回路装置の動作を示すタイ
ムチャートである。

【図１１】この発明の第２実施例による集積回路の構成
を示す図である。

【図１２】図１０に示した集積回路の動作を示すタイム
チャートである。

【図１３】この発明の第２実施例による集積回路を複数
有する集積回路装置の構成を示す図である。

【図１４】図１３に示した集積回路装置の動作を示すタ
イムチャートである。

【図１５】この発明の第２実施例による位相同期回路の
構成を示す図である。

【図１６】図１５に示した位相比較回路の構成を示す図
である。

【図１７】図１５に示した位相同期回路の動作を示すタ
イムチャートである。

【図１８】この発明の第２実施例による集積回路の他の
態様を示す図である。

【図１９】図１８に示した集積回路の動作を示すタイム
チャートである。

【図２０】この発明の第２実施例による集積回路の他の
態様を示す図である。

【図２１】図２０に示した集積回路の動作を示すタイム
チャートである。

【図２２】この発明の第２実施例による位相同期回路の
他の態様を示す図である。

【図２３】図２２に示した位相同期回路の動作を説明す
るためのタイムチャートである。

【図２４】この発明の第２実施例による位相同期回路の
第２の態様を示す図である。

【図２５】この発明の第２実施例による位相同期回路の
第３の態様を示す図である。

【図２６】図２５に示した位相同期回路の動作を説明す
るためのタイムチャートである。

【図２７】この発明の第３実施例による集積回路装置を
説明するための図である。

【図２８】この発明の集積回路装置を説明するための図
である。

【図２９】従来の集積回路の構成を説明するための図で
ある。

【図３０】従来の集積回路の動作を説明するためのタイ
ムチャートである。

【図３１】従来の集積回路装置の構成を説明するための
図である。

【図３２】従来の集積回路装置の動作を説明するための
タイムチャートである。

【符号の説明】

１ クロック発生回路 ２５，３３，４１，５０，６０，７０ 集積回路 ２７，３５，４３，５２，６２，７２ 位相同期回路 １０８，２０８ 遅延回路 １０９，１０９ａ，２０９，２０９ａ，２０９ｂ 選択
回路 １１１，２１０ 位相比較回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−219022（ＪＰ，Ａ) 特開 平２−123412（ＪＰ，Ａ) 特開 平２−107036（ＪＰ，Ａ) 特開 平２−12510（ＪＰ，Ａ) 特開 昭62−261216（ＪＰ，Ａ) 特開 昭62−200836（ＪＰ，Ａ) 特開 昭61−70831（ＪＰ，Ａ) 特開 昭57−162028（ＪＰ，Ａ) 特表 平１−502222（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 1/12 G06F 1/10 H03L 7/00 H04L 7/00

Claims (11)

(57)【特許請求の範囲】
1. 【請求項１】 クロック信号に応じて動作する順序回路
   を含み、基準クロック信号を外部から入力する集積回路
   を有する集積回路装置であって、 前記順序回路の出力信号をフィードバックするフィード
   バック手段と、 前記フィードバック手段に接続され、前記順序回路の前
   記出力信号を入力するとともに、基準クロック信号を入
   力し、前記順序回路の前記出力信号の位相が前記基準ク
   ロック信号の位相に近づくように前記順序回路を駆動す
   る前記クロック信号の位相を制御しつつ、前記順序回路
   に対して該順序回路を駆動する前記クロック信号を供給
   する位相同期回路と、を備える、集積回路装置。
2. 【請求項２】 前記位相同期回路は、 複数段直列に接続された遅延素子と、第１段目の前記遅
   延素子の入力端に接続され前記基準クロック信号が入力
   されるクロック信号入力端子と、複数の前記遅延素子の
   それぞれの出力端に接続された複数の遅延クロック出力
   端子とを有する遅延回路と、 前記遅延回路の複数の前記遅延クロック出力端子の対応
   するものにそれぞれ接続された複数の遅延クロック入力
   端子と、出力端子と、第１および第２の制御端子とを有
   し、前記遅延クロック入力端子から入力される複数のク
   ロック信号のうちのいづれかを前記第１および第２の制
   御端子に入力される信号に応じて選択して前記出力端子
   から前記順序回路へ対して出力する選択回路と、 前記フィードバック手段に接続され、前記順序回路の前
   記出力信号が入力される第１の入力端子と、前記遅延回
   路の前記クロック信号入力端子から前記クロック信号を
   受ける第２の入力端子と、前記選択回路の前記第１及び
   第２の制御端子にそれぞれ対応した第１及び第２の制御
   信号出力端子とを有し、前記第１の入力端子と前記第２
   の入力端子とからそれぞれ入力される信号の位相を比較
   して位相の進み遅れの判別結果を示す位相比較信号を前
   記第１の制御信号出力端子から前記第１の制御端子に対
   して出力し、選択のタイミングを指示する位相切り替え
   信号を前記第２の制御信号出力端子から前記第２の制御
   端子に対して出力する位相比較回路と、を備える、請求
   項１記載の集積回路装置。
3. 【請求項３】 前記選択回路は、 前記選択回路の前記第１及び第２の制御端子に接続さ
   れ、前記複数の遅延クロック入力端子にそれぞれ対応し
   た複数のレジスタを有し、リセット信号に応じてデータ
   を記憶する前記レジスタが一つ選択され、前記位相比較
   回路が出力する前記位相比較信号に応じて前記データの
   シフト方向を決定し、前記位相切り替え信号に応じて前
   記データのシフト動作を行うシフトレジスタをさらに備
   え、 前記データを記憶している前記レジスタに対応した前記
   遅延クロック入力端子から入力される前記クロック信号
   を選択する、請求項２記載の集積回路装置。
4. 【請求項４】 前記選択回路は、 前記シフトレジスタに接続され、前記シフトレジスタの
   初段あるいは最終段の前記レジスタにデータが移された
   とき、前記シフトレジスタに対して前記リセット信号を
   出力するリセット信号発生手段をさらに備える、請求項
   ３記載の集積回路装置。
5. 【請求項５】 前記位相同期回路は、 前記位相比較回路の前記第１の制御信号出力端子及び前
   記選択回路の前記第１の制御端子に接続され、前記シフ
   トレジスタの初段あるいは最終段のレジスタにデータが
   移されたとき、前記シフトレジスタを強制的に前記位相
   比較信号の示す方向とは逆方向にシフトさせる信号を前
   記第１の制御端子に対して出力し、その逆方向シフト状
   態を前記位相比較信号が変化するまで保持するシフト制
   御手段をさらに備える、請求項３記載の集積回路装置。
6. 【請求項６】 前記集積回路は、第１及び第２の集積回
   路を含み、 前記位相同期回路は前記第１の集積回路内に配設され、
   前記順序回路は前記第２の集積回路内に配設され、前記
   第１の集積回路は、前記第２の集積回路とは異なる基板
   上に形成されていることを特徴とする、請求項１記載の
   集積回路装置。
7. 【請求項７】 前記集積回路は、外部から入力される基
   準クロック信号をバッファリングする第１のバッファを
   さらに備え、 前記フィードバック手段は、前記第１のバッファと同じ
   遅延量を有する第２のバッファを備える、請求項１記載
   の集積回路装置。
8. 【請求項８】 クロック信号に応じて動作する第１の順
   序回路を含むとともに、外部から基準クロック信号を入
   力する第１の集積回路と、 クロック信号に応じて動作する第２の順序回路を含むと
   ともに、外部から基準クロック信号を入力する第２の集
   積回路とを備え、 前記第１の集積回路は、前記第１の順序回路の出力信号
   をフィードバックするフィードバック手段と、該フィー
   ドバック手段に接続され、前記第１の順序回路の前記出
   力信号及び基準クロック信号を入力し、前記第１の順序
   回路の前記出力信号の位相が前記基準クロック信号の位
   相に近づくように該第１の順序回路を駆動するための前
   記クロック信号の位相を制御しつつ、前記第１の順序回
   路に対して該第１の順序回路を駆動するための前記クロ
   ック信号を供給する第１の位相同期回路とをさらに含
   み、 前記第２の集積回路は、前記第２の順序回路を駆動する
   前記クロック信号を前記第２の順序回路に入力される時
   点でフィードバックするフィードバック手段と、該フィ
   ードバック手段に接続され、前記基準クロック信号及び
   前記第２の順序回路を駆動する前記クロック信号を入力
   し、前記入力時点における前記第２の順序回路を駆動す
   る前記クロック信号の位相を前記基準クロックの位相に
   近づくように前記クロック信号の位相を制御しつつ、前
   記第２の順序回路に対して該第２の順序回路を駆動する
   前記クロック信号を供給する第２の位相同期回路とをさ
   らに含み、 前記第１の順序回路から出力する前記出力信号を前記第
   ２の順序回路で処理することを特徴とする、集積回路装
   置。
9. 【請求項９】 複数段直列に接続された遅延素子と、第
   １段目の前記遅延素子の入力端に接続され前記基準クロ
   ック信号が入力されるクロック信号入力端子と、複数の
   前記遅延素子のそれぞれの出力端に接続された複数の遅
   延クロック出力端子とを有する遅延回路と、 前記遅延回路の複数の前記遅延クロック出力端子の対応
   するものにそれぞれ接続された複数の遅延クロック入力
   端子と、出力端子と、第１および第２の制御端子とを有
   し、前記遅延クロック入力端子から入力される複数のク
   ロック信号のうちのいづれかを前記第１および第２の制
   御端子に入力される信号に応じて選択して前記出力端子
   から出力する選択回路と、 第１の入力端子と、前記遅延回路の前記クロック信号入
   力端子から前記クロック信号を受ける第２の入力端子
   と、前記選択回路の前記第１及び第２の制御端子にそれ
   ぞれ対応した第１及び第２の制御信号出力端子とを有
   し、前記第１の入力端子と前記第２の入力端子とからそ
   れぞれ入力される信号の位相を比較して位相の進み遅れ
   の判別結果を示す位相比較信号を前記第１の制御信号出
   力端子から前記第１の制御端子に対して出力し、選択の
   タイミングを指示する位相切り替え信号を前記第２の制
   御信号出力端子から前記第２の制御端子に対して出力す
   る位相比較回路とを備え、 前記選択回路は、 前記選択回路の前記第１及び第２の制御端子に接続さ
   れ、前記複数の遅延クロック入力端子にそれぞれ対応し
   た複数のレジスタを有し、リセット信号に応じてデータ
   を記憶する前記レジスタが一つ選択され、前記位相比較
   回路が出力する前記位相比較信号に応じて前記データの
   シフト方向を決定し、前記位相切り替え信号に応じて前
   記データのシフト動作を行うシフトレジスタをさらに備
   え、 前記データを記憶している前記レジスタに対応した前記
   遅延クロック入力端子から入力される前記クロック信号
   を選択する、位相同期回路。
10. 【請求項１０】 クロック信号に応じて動作する順序回
    路を含み、基準クロック信号を外部から入力する集積回
    路を有する集積回路装置であって、 前記順序回路を駆動するために該順序回路に入力される
    クロック信号をフィードバックするフィードバック手段
    と、 複数段直列に接続された遅延素子と、第１段目の前記遅
    延素子の入力端に接続され前記基準クロック信号が入力
    されるクロック信号入力端子と、複数の前記遅延素子の
    それぞれの出力端に接続された複数の遅延クロック出力
    端子とを有する遅延回路と、 前記遅延回路の複数の前記遅延クロック出力端子の対応
    するものにそれぞれ接続された複数の遅延クロック入力
    端子と、出力端子と、第１および第２の制御端子とを有
    し、前記遅延クロック入力端子から入力される複数のク
    ロック信号のうちのいづれかを前記第１および第２の制
    御端子に入力される信号に応じて選択して前記出力端子
    から前記順序回路へ対して出力する選択回路と、 前記フィードバック手段に接続され、前記順序回路に入
    力される前記クロック信号を受ける第１の入力端子と、
    前記遅延回路の前記クロック信号入力端子から前記クロ
    ック信号を受ける第２の入力端子と、前記選択回路の前
    記第１及び第２の制御端子にそれぞれ対応した第１及び
    第２の制御信号出力端子とを有し、前記第１の入力端子
    と前記第２の入力端子とからそれぞれ入力される信号の
    位相を比較して位相の進み遅れの判別結果を示す位相比
    較信号を前記第１の制御信号出力端子から前記第１の制
    御端子に対して出力し、選択のタイミングを指示する位
    相切り替え信号を前記第２の制御信号出力端子から前記
    第２の制御端子に対して出力する位相比較回路とを備
    え、 前記選択回路は、 前記選択回路の前記第１及び第２の制御端子に接続さ
    れ、前記複数の遅延クロック入力端子にそれぞれ対応し
    た複数のレジスタを有し、リセット信号に応じてデータ
    を記憶する前記レジスタが一つ選択され、前記位相比較
    回路が出力する前記位相比較信号に応じて前記データの
    シフト方向を決定し、前記位相切り替え信号に応じて前
    記データのシフト動作を行うシフトレジスタをさらに備
    え、 前記データを記憶している前記レジスタに対応した前記
    遅延クロック入力端子から入力される前記クロック信号
    を選択する、集積回路装置。
11. 【請求項１１】 前記集積回路は、第１及び第２の集積
    回路を含み、 前記順序回路は、前記第１の集積回路に配設された第１
    の順序回路と、前記第２の集積回路に配設された第２の
    順序回路とを含み、 前記第１の順序回路が出力する出力信号を前記第２の順
    序回路で処理することを特徴とする、請求項１０記載の
    集積回路装置。