JPH02123412A - クロック分配系における自動遅延調整方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （概要］ 複数バ・ンケージの間の信号転送にで入力クロックを複
数のパンケージに分配するクロック分配系の各遅延時間
を調整し入力クロックから半周期遅延した位相に最も近
い位相の出力りし７ノクを得る遅延調整方式に関し、 クロック分配系における各遅延時間を調整する遅延調整
方式の自動化を目的とし、 入力クロックを並列に入力し順次に遅延時間が大きくな
り最大で該入力クロックの周期の半分以」−だり遅延さ
せる複数の遅延素子と該複数の遅延素子の各出力を並列
に入力し選択信号により該出力の一つを選択する選択回
路と該選択回路の出力に固定の遅延時間を一括して（＝
ｊ与する遅延器と該遅延器の出力の位相と前記入力クロ
ツタの位相とを比較し入力クロックの位相の進み／遅れ
を検出する位相比較器と該位相比較器の検出信号により
入力クロックの位相の進み時には前記複数の遅延素子の
現在選択している素子より遅延時間が大きい次の遅延素
子の出力を選択し該入力クロックの位相の遅れ時には現
在選択している素子より遅延時間が小さい一つ前の遅延
素子の出力を選択する制御信号を発生する制御部を備え
、該選択回路の選択信号により入力クロックを遅延させ
る複数の遅延器ｒの出力のうり入力クロック（ＣＫ）か
ら半周期だけ遅延した位相に最も近い進相と遅相の出力
を交１ｆに選択して出力するように構成する。

（産業−４二の利用分野〕 本発明はパッケージ間の複数データの転送に係り、特に
その複数データの転送に伴・うクロックの分配系におけ
る各遅延時間を調整して入力クロックの位相に最も近い
位相の出力クロックを得るクロック分配系におりる遅延
調整方式の自動化に関する。

〔従来の技術〕

パッケージ間の複数データの転送の方法は従来、第４図
のＡ、　Ｈに示す如く、２種類があって、第４図のＡの
方法は、送信側パッケージの複数インタフェース１１〜
１ｎからの複数データＤＩ−Ｄｎを回線膜定スイッチ２
′に集め必要なスイッチを行って行先きを定めたのち受
信側パッケージの複数インタフェース３１〜３ｎへ転送
するが、送信側ではデータＤ１〜Ｄｎと同数ｎのクロッ
クＣＫＩ〜ＣＫｎを一組にして同時に送出し、受信側で
はデータＤ１〜Ｏｎと一組となり同時に送られて来たク
ロックＣＪＩ〜ＣＪｎにより各データＤ１〜Ｄｎを再生
して出力する方法であり、少数の高速信号の転送に適す
る。そし２て、第４図のＢの方法は、送信側インタフェ
ース１１〜１ｎからの複数データＤ１〜Ｄｎの回線設定
スイッチ２′を介する受信側インタフェース３１〜３ｎ
への信号転送に際し、予め送信側インタフェース１１〜
Ｉｎと回線設定スイッチ２′と受信側インタフェース３
１〜３ｎの各パッケージにクロック供給Ｂ５′からバッ
ファ・ゲート４′を介して個別にクロックを位相を合わ
せて分配しておき、送信側と受信側の何のパンケージと
回線設定スイッチ２′との間も信号のみの伝送とし、自
由に信号データのやり取りが出来るようにする方法であ
って、多数の低速信号の転送に適している。

〔発明が解決しようとする課題〕

しかしながら、高速で且つ多数の信号をパッケージ間で
転送する場合は、第４図のへの方法ではデータＩｌｌ〜
ＤｎとクロックＧＫＩ〜ＣＫｎの両方を組にして伝送す
るので送受のパッケージ間を接続するだめの回線設定ス
イッチ２′側の端子数が不足する問題があり、第４図の
Ｂの方法ではクロック供給源５′から各パッケージへの
クロック分配ルートにあるバッファ・ゲート４′の遅延
時間の製造上不可避のバラツキのため、受信側で高速の
クロック再生の為に必要な、入力クロックより半周期Ｔ
／２以上で一周期Ｔ以下だけ過ぎた位相反転したクロッ
クが得られず、信号転送が正確に行えない場合がある。

その為、受信側でクロック再生の為の位相反転クロック
が正しく得られるように、分配されるり【コックの遅延
時間の最大となるパッケージに対する各パッケージの遅
延時間を手動で個別に調整する方法が採られる。ところ
が転送システムが大きくなればなる程、そのクロックの
遅延時間の手動調整の個所の数が膨大となるという問題
がある。

本発明はこの遅延時間の手動調整を自動化することを課
題とする。

〔課題を解決するための手段〕

この課題は、第１図に示す如く、入力クロックＣＫを並
列に入力し順次に遅延時間が大きくなり最大で該入力ク
ロックの周期の半分以上だけ遅延させる複数の遅延素子
１１．１ｎ−１ｎ−、、、，１゜と、該複数の遅延素子
の各出力Ｄ　Ｉ、　Ｄ　２’−”’　Ｄ□１．Ｄ７を並
列に入力し選択信号ＳＥＬにより該出力の一つを選択す
る選択回路２と、該選択回路の出力に固定の遅延時間τ
を一括して付与する遅延器３と、該遅延器３の出力の位
相と前記入力クロックＣＫの位相とを比較し入力クロッ
クＣＫの位相の進み／遅れを検出する位相比較器４と、
該位相比較Ｒ４の検出信号ｄにより入力クロック（Ｊの
位相の進み時には該複数の遅延素子の現在選択している
素子１．１−１より遅延時間が大きい次の遅延素子１ｎ
の出力り、。

を選択する制御信号を発生し該入力クロックＣＫの位相
の遅れ時には現在選択している素子１７より遅延時間が
小さい一つ前の遅延素子１アー、の出力Ｄｎ−＋を選択
する制御信号を発生する制御部５を備え、該選択回路２
の選択信号ＳＥＬにより前記入力クロックＧＫを遅延さ
せる複数の遅延素子の出力り、Ｄ２−Ｄｏ−３，Ｄ７の
うち入力クロックＣＫから半周期だけ遅延した位相に最
も近い進相と遅相の出力Ｄｎ−１、　Ｄｌｌを交互に選
択して出力するように構成する本発明によって解決され
る。

本発明のクロック分配系における自動遅延調整方式の構
成を示す第１図の原理図において、１ｎ１２−４　Ｔ１
−１ｎ　Ｉｎは、入力クロックＣＫを並列に入力し順次
に遅延時間が大きくなり最大で該入力クロックの周期の
半分以上だけ遅延させる複数の遅延素子である。

２は、複数の遅延素子１７，１ｎ・・−１１１−１＋　
１．、の各出力Ｄ１、に−Ｄｎ−１、Ｄ−を並列に入力
し、選択信号ＳＥＬにより該出力の一つを選択する選択
回路である。

３は、選択回路２の選択出力に固定の遅延時間τを一括
して付与する遅延器である。

４は、遅延器３の出力と入力クロックＣＭの位相とを比
較し入力クロックＣＫの位相の進み／遅れを検出し検出
信号ｄを出力する位相比較器である。

５は、位相比較器４の検出信号ｄにより入力クロックＣ
Ｋの位相の進み時には該複数の遅延素子の現在選択して
いる素子１７−１より遅延時間が大きい次の遅延素子１
゜の出力り、、を選択する制御信号を発生し該入力クロ
ックＣＭの位相の遅れ時には現在選択している素子１ｆ
ｉより遅延時間が小さい一つ前の遅延素子１ｎ−１の出
力り。−１を選択する制御信号を発生する制御部である
。

そして制御部５０発生ずる制御信号を前記選択回路２の
選択信号５ＩＥＬとして、複数の遅延素子１１２　”−
”Ｉ　ｌｌ−ｔ、　ＩＩｌの出力ＤｌｔＤＺ−Ｄ、１−
．．　Ｄ、のうち、入力クロックＣＭから半周期だけ遅
延した位相に最も近い進相の出力り。−Ｉ、と遅相の出
力Ｄ７を交互に選択するように構成する。

〔作用〕

複数の遅延素子１１＋１２’−１゜−、、１ｎは、遅延
時間が順次に大きくなり、最大遅延素子１ｎは少なくと
も入力クロックＣＭの周期の半分以上だけ遅延させる遅
延回路であって入力クロックＧＫを並列に入力し夫々遅
延した出力ＤＩ＋Ｄ２−・・Ｄ、−、、Ｄ、を並列に選
択回路２へ送出する。

選択回路２は、複数の遅延素子１　＋　、１２−４７−
１゜１ｎ、の各出力ＤＩ、０２　”−”　Ｉ）−１、　
Ｄ、ｌを並列に入力し選択信号ＳＥＬにより該出力の一
つを選択して外部に出力すると同時に、遅延器３へ送出
する。

遅延器３は、選択回路２の出力に固定の遅延時間τを一
括して付与して位相比較器４へ送出する。

位相比較器４は、遅延器３の出力と入力クロックＣＫの
位相とを比較し入力クロックＣＪの位相の進み／遅れを
検出し検出信号ｄを制御部５へ送出する。

制御部５は、位相比較器４の検出信号ｄにより入力クロ
ックＣＭの位相の進み時には該複数の遅延素子の現在選
択している素子１７−Ｉより遅延時間が大きい次の遅延
素子ＩＴｈの出力１′１．、を選択する制御信月を発生
し該入力クロックＣＭの位相の遅れ時には現在選択して
いる素子１ｎより遅延時間が小さい一つ前の遅延素子１
７−１　の出力り、、、を選択する制御信号を発生する
。

そして制御部５の発生ずる制御信号は前記選択回路２の
選択信号ＳＥＩ、とし７て動作し、自動的に複数の遅延
素子１．．１ｎ−−１ｎ−、、、、、、１ｎの出力Ｄ１
．Ｄ２［）−−１、　Ｄ。のうち、入力クロックＣＫか
ら半周期だけ遅延した位相に最も近い進相の出力ｌ′ｌ
い１．と遅相の出力口□を交互に選択して出力する。

従っＣ本発明のクロック分配系における自動遅延調整方
式は、入力クロックＣＫを並列に入力し遅延する遅延時
間が順次大きくなる複数の遅延素子の出力ＩＬ、Ｌ−Ｄ
、、−１ｎ−０，、の・うち、入力クロックＣＫから半
周期だけ遅延した位相に最も近い進相の出力０Ｒ−１＋
と遅相の出力Ｄ１を交互に選択して出力するので入力ク
ロックＣＫの速度が高速になリフ（コンクを供給するパ
ッケージの数が多くなっても遅延回路の手動調整の必要
は無くて問題が解決される。

〔実施例〕

第２図は本発明の実施例のクロック分配系における自動
遅延調整方式の構成を示すグロック図であり、第３図は
その動作を説明するためのタイムチャートであってその
番号■■−は第２図における回路位置の番号■■−に対
応する。

第２図のブｌ）ツク図において、複数の遅延素子１８，
１ｎ　−１ｎ−、、１ｎ−ば、４個の遅延素子１３，１
ｎ、１３゜１４で構成され１．順次大きくなる４個の遅
延時間τ１ｎτ２、τ３．τ４の遅延回路であ−）７、
■入力クロック端子を並列に入力し夫々遅延してその４
個の出力の■Ｄ１．　Ｄ２．　Ｉ］：１、Ｌを並列に選
択回路２−１送出するが、最大遅延素子１４の遅延時間
τ４は、■入力クロック端子の周期Ｔの半分子／２より
僅かに大きく選定される。

選択回路２は４対１のセレクタで構成され、４個の遅延
素子１１ｎ−１゜、ｈ、１．、の出力の■旧、　０２．
　Ｄ３Ｄ４を並列に入力し選択信号ＳＥ１．によりその
一つを選択して外部に出力するが、同時に遅延器３へ出
力する。

遅延器３は遅延時間τの遅延器で構成され、選択回路２
の選択出力に固定の遅延時間τを一括して付与して位相
比較器４へ送出する。

位相比較器４はＤ型フリップフロップで構成され、その
Ｄ入力端に入力クロックＣＫを入力し、（Ｊ入力端に遅
延器３の出力を入力して、入力クロ・７りＣＫの位相と
遅延器３の出力の位相とを比較し、ｌ出力端から入力ク
ロックＣＫの位相の進み／遅れを検出したレベルＩＩと
レベルＬの■検出信号ｄを出力し制御部５へ送出する。

制御部５はアップ／ダウン・カウンタ［１／Ｄ　ＣＴＲ
で構成され、そのクロック端子ＣＫに位相比較器４のＤ
型フリップフロップの０出力を入力し、そのアップ／ダ
ウンのイネーブル端子Ｅｎａｂｌｅに入力クロック（Ｊ
を入力してそのレベルＨでアップ計数しその１７ヘルＬ
でダウン計数する。

そし５て、制御部５のアップ／ダウン・カウンタＬｌ／
Ｄ　ＣＴＲは、位相比較器４の■検出信号ｄであるＤ型
フリップフロップの口出力がレベル！（である入力クロ
ックＣＫの位相の進の時には、Ｄ型フリップフロップの
０出力をアップ計数して咳４個の遅延素子１１．］、２
．１３，１．を順に、次の周期では現在選択している素
子より遅延時間が大きい次の遅延素子の出力を順次選択
する制御信号を発生ずる。

そして位相比較器４０Ｄ型フリツプフロツプの口出力が
レベル１．である入力クロックＣＫの位相の遅れ時には
、Ｄ型クリップフロップの口出力をダウン計数して現在
選択している素子より遅延時間が小さい一つ前の遅延素
子の出力を選択する制御信号を発生する。

そして制御部５のアップ／ダウン・カウンタＵ／Ｄ　Ｃ
Ｔ［ｌの発生する制御信号が前記選択回路２の■選択信
号ＳＥＬとして動作し、選択回路２が■選択出力のよう
に４個の遅延素子１１ｎ−１゜、１３．］、、の出力Ｔ
）Ｉ、Ｄｉ！−Ｄ３．　Ｄ４を選択する。

第３図のタイムチャートについて詳述ずれば、■Ｄ１、
　Ｄｚ、　Ｄｔ、ＤａのうちＤｌ、Ｄ２，０．３の立」
二りは何れも■入力クロックＧＫのレベルｌ（と−・致
するので■選択出力は、順次に出力ＤＩ、　Ｄ２．　Ｄ
３．Ｄ４を選択して出力するが、Ｄ４の立上り時の■入
力クロックがレベルＬなので、位相比較器４の出力の検
出信号ｄがレベル１．となり制御部５のアップ／ダウン
・カウンタＩＪ／Ｄ　ＣＴＲがダウン計数して一つ前の
遅延素子１３の出力Ｄ３を選択する選択信号ＳＫＩ、３
を出力する。よって、選択回路２は入力クロックＣＫの
位相に最も近い進相の遅延素子１３の出力Ｄ３を選択す
る。しかし次の周期の出力Ｄ３の立上り時の■入力クロ
ックがレベルＨなので、アップ／ダウン・カウンタＵ／
Ｄ　ＣＴＲは再びアンプ計数して遅延素子１４の出力り
、を選択する選択信号５ＥＬ４を出力し、選択回路２ば
再び入力クロックＣＭの位相に最も近い位相の出力とし
て遅延素子１４の出力Ｄ４を選択する。そして最終的に
は出力ＤＩ、Ｄ２，０３．　Ｄ４のうち、入力クロック
ＣＫから半周期だけ遅延した位相に最も近い進相の出力
Ｄ３と遅相の出力、−Ｄ４を交互に自動的に選択して出
力する。そしてこの遅延素子１３１４の遅延時間の差が
小さい程、限りなく入力クロックＧＫの位相に近い良質
の出力クロックが得られる。

以上の如くで第２図の本発明の実施例のクロック分配系
における自動遅延調整方式は、入力クロックＣＫを並列
に入力し遅延する遅延時間が順次大きくなる４個の遅延
素子の出力ＤＩ、０２．Ｄ３．　Ｄ４のうち、入力クロ
ックＣＫから半周期だけ遅延した位相に最も近い進相の
遅延素子の出力Ｄ３と遅相の出力Ｄ４を交互に自動的に
選択して出力するので、入力クロックＣＫの速度が高速
になりクロックを供給するパッケージの数が多くなって
も、入力クロックの遅延回路の手動調整の必要は無くて
問題が無い。

［発明の効果］ 以上説明した如く、本発明によれば、電源投入時に行う
各パッケージの供給クロックの遅延時間の調整は、順次
に遅延時間が大きくなる複数の遅延素子のうち入力クロ
ックから半周期だけ遅延した位相に最も近い進相と遅相
の遅延時間を供給する遅延素子の出力が自動的に選択出
力されるので、転送信号のクロックが高速でパッケージ
数が多数の場合のクロック転送時も、その各パッケージ
へのクロック分配は調整を必要とせずに正確にクロック
を供給するクロック分配系を構成できる効果が得られる
。

【図面の簡単な説明】

第１図は本発明のクロック分配系における自動遅延調整
方式の構成を示す原理図、 第２図は本発明の実施例のクロック分配系における自動
遅延調整方式の構成を示すブロック図、第３図は本発明
の実施例の動作を説明するためのタイムチャート、 第４図は従来の信号転送のクロック分配系のブロック図
である。 図において、 １１ｎ−１　ｔ　−４ｎ−＋　、　１ｎは複数の遅延素
子、２は選択回路、３は遅延器、４は位相比較器、５は
制御部である。

Claims (1)

1. 【特許請求の範囲】 複数パッケージ間の信号転送に際し入力クロック（ＣＫ
   ）を複数のパッケージに位相差無く分配するため各パッ
   ケージのクロックの遅延時間を調整する遅延調整方式に
   おいて、 該入力クロック（ＣＫ）を並列に入力し順次に遅延時間
   が大きくなり最大で該入力クロックの周期の半分以上だ
   け遅延させる複数の遅延素子（１＿１、１＿２・・・１
   ＿ｎ＿−＿１、１＿ｎ）と、 該複数の遅延素子の各出力（Ｄ＿１、Ｄ＿２・・・Ｄ＿
   ｎ＿−＿１、Ｄ＿ｎ）を並列に入力し選択信号（ＳＥＬ
   ）により該出力の一つを選択する選択回路（２）と、 該選択回路の出力に固定の遅延時間を一括して付与する
   遅延器（３）と、 該遅延器（３）の出力の位相と前記入力クロック（ＣＫ
   ）の位相とを比較し入力クロック（ＣＫ）の位相の進み
   ／遅れを検出する位相比較器（４）と、該位相比較器（
   ４）の検出信号（ｄ）により入力クロック（ＣＫ）の位
   相の進み時には前記複数の遅延素子の現在選択している
   素子（１＿ｎ＿−＿１）より遅延時間が大きい次の遅延
   素子（１＿ｎ）の出力（Ｄ＿ｎ）を選択する制御信号を
   発生し該入力クロック（ＣＫ）の位相の遅れ時には現在
   選択している素子（１＿ｎ）より遅延時間が小さい一つ
   前の遅延素子（１＿ｎ＿−＿１）の出力（Ｄ＿ｎ＿−＿
   １）を選択する制御信号を発生する制御部（５）を具え
   、 該選択回路２の選択信号（ＳＥＬ）により前記入力クロ
   ック（ＣＫ）を遅延させる複数の遅延素子の出力（Ｄ＿
   １、Ｄ＿２・・・Ｄ＿ｎ＿−＿１、Ｄ＿ｎ）のうち入力
   クロック（ＣＫ）から半周期だけ遅延した位相に最も近
   い進相と遅相の出力（Ｄ＿ｎ＿−＿１、Ｄ＿ｎ）を交互
   に選択して出力することを特徴としたクロック分配系に
   おける自動遅延調整方式。