JPH04334224A - フレーム位相合せ装置 - Google Patents
フレーム位相合せ装置Info
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- JPH04334224A JPH04334224A JP3105843A JP10584391A JPH04334224A JP H04334224 A JPH04334224 A JP H04334224A JP 3105843 A JP3105843 A JP 3105843A JP 10584391 A JP10584391 A JP 10584391A JP H04334224 A JPH04334224 A JP H04334224A
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- 238000001514 detection method Methods 0.000 claims abstract description 41
- 230000010363 phase shift Effects 0.000 claims description 6
- 230000003111 delayed effect Effects 0.000 claims description 3
- 230000005540 biological transmission Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 230000037433 frameshift Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、同期式ディジタルデー
タ伝送装置に関し、特にデータ伝送により生じた複数の
データ信号間のフレーム位相ずれを補正するフレーム位
相合せ装置に関する。より正確には、本発明は、互いに
フレーム位相の異なる第１乃至第Ｎ（Ｎは２以上の整数
）の入力データ信号を受け、互いにフレーム位相の一致
した第１乃至第Ｎの出力データ信号を出力するフレーム
位相合せ装置に関する。
タ伝送装置に関し、特にデータ伝送により生じた複数の
データ信号間のフレーム位相ずれを補正するフレーム位
相合せ装置に関する。より正確には、本発明は、互いに
フレーム位相の異なる第１乃至第Ｎ（Ｎは２以上の整数
）の入力データ信号を受け、互いにフレーム位相の一致
した第１乃至第Ｎの出力データ信号を出力するフレーム
位相合せ装置に関する。
【０００２】
【従来の技術】従来の複数のデータ信号間のフレーム位
相合わせ装置は、各入力データ信号毎にそれぞれフレー
ム同期回路を有しており、各フレーム同期回路は、各入
力データ信号毎にそれぞれ独自にフレーム同期を確立し
て、フレームパルスを出力する。フレーム位相比較部は
、全てのフレーム同期回路からのフレームパルスを受け
、フレームパルス間の位相ずれ量をカウントし、カウン
トしたフレームずれ量だけ対応する入力データ信号を遅
延させるべく可変遅延回路を制御する。この結果、それ
ぞれの入力データ信号が位相ズレ量だけ遅延され、入力
データ信号間のフレーム位相が一致する。
相合わせ装置は、各入力データ信号毎にそれぞれフレー
ム同期回路を有しており、各フレーム同期回路は、各入
力データ信号毎にそれぞれ独自にフレーム同期を確立し
て、フレームパルスを出力する。フレーム位相比較部は
、全てのフレーム同期回路からのフレームパルスを受け
、フレームパルス間の位相ずれ量をカウントし、カウン
トしたフレームずれ量だけ対応する入力データ信号を遅
延させるべく可変遅延回路を制御する。この結果、それ
ぞれの入力データ信号が位相ズレ量だけ遅延され、入力
データ信号間のフレーム位相が一致する。
【０００３】
【発明が解決しようとする課題】この従来のフレーム位
相合わせ装置では、それぞれの入力データ信号に対し独
立のフレーム同期回路と持たせていたため、あらかじめ
どの程度の範囲でフレーム位相ずれが生じるかを予見で
きていたとしても、フレーム同期確立に時間を要する。 また、入力データ信号毎にフレーム同期回路を持つ必要
がある為、回路規模が多くなるという欠点があった。
相合わせ装置では、それぞれの入力データ信号に対し独
立のフレーム同期回路と持たせていたため、あらかじめ
どの程度の範囲でフレーム位相ずれが生じるかを予見で
きていたとしても、フレーム同期確立に時間を要する。 また、入力データ信号毎にフレーム同期回路を持つ必要
がある為、回路規模が多くなるという欠点があった。
【０００４】また、別の従来の技術としては、予め、各
データ信号毎に設けられた別線でフレームパルスを伝送
し、そのフレームパルスを比較することでフレーム位相
を合わせる方式がある。この場合、伝送信号線数が２倍
になり、バックワイヤボードでの配線の困難さや、パッ
ケージコネクタのピン数を増大させる等の欠点があった
。
データ信号毎に設けられた別線でフレームパルスを伝送
し、そのフレームパルスを比較することでフレーム位相
を合わせる方式がある。この場合、伝送信号線数が２倍
になり、バックワイヤボードでの配線の困難さや、パッ
ケージコネクタのピン数を増大させる等の欠点があった
。
【０００５】本発明の課題は、上記欠点を除去し、入力
データ信号毎にフレーム同期回路を設ける必要がなく、
各データ信号の毎にフレームパルスを伝送するための配
線を設ける必要のないし、フレーム位相合わせ装置を提
供することにある。
データ信号毎にフレーム同期回路を設ける必要がなく、
各データ信号の毎にフレームパルスを伝送するための配
線を設ける必要のないし、フレーム位相合わせ装置を提
供することにある。
【０００６】
【課題を解決するための手段】本発明によれば、各々が
所定ビット数Ｍ（Ｍは２以上の自然数）のフレームパタ
ンを所定フレーム周期で周期的に含む第１乃至第Ｎ（Ｎ
は２以上の第１の整数）の入力データ信号（１３−１〜
１３−Ｎ）を受け、前記第１乃至前記第Ｎの入力データ
信号のフレーム位相合せを行い、互いにフレーム位相の
一致した第１乃至第Ｎの出力データ信号（３４−１〜３
４−Ｎ）を出力するフレーム位相合せ装置において、前
記フレーム位相合せ装置は、前記所定フレーム周期で発
生される基準フレームビットパルスを与えられ、前記基
準フレームビットパルスに対する前記第１乃至前記第Ｎ
の入力データ信号のフレーム位相の最大遅延ビット数Ｋ
（Ｋは２以上の第２の整数）が予め定まっており、前記
フレーム位相合せ装置は、前記第１乃至前記第Ｎの入力
データ信号をそれぞれ受けると共に、第１乃至第Ｎの位
相制御信号（３３−１〜３３−Ｎ）をそれぞれ受け、且
つ前記基準フレームビットパルスをそれぞれ受けて、第
１乃至第Ｎの位相情報信号（２６−１〜２６−Ｎ）を出
力すると共に、前記第１乃至前記第Ｎの出力データ信号
を出力する第１乃至第Ｎの位相検出制御部（１３−１〜
１３−Ｎ）と、前記第１乃至前記第Ｎの位相情報信号を
受け、前記第１乃至前記第Ｎの位相制御信号を出力する
位相制御部（３０）とを、有し、前記第１の位相検出制
御部は、互いにパラレルに接続された第１乃至第（Ｍ＋
Ｋ）の遅延制御型フリップフロップからなる第１フリッ
プフロップ群を有し、前記第１の遅延制御型フリップフ
ロップは、前記第１の入力データ信号を受け、前記第１
乃至前記第（Ｍ＋Ｋ）の遅延制御型フリップフロップは
、第１乃至第Ｎの遅延制御信号により各々の入力信号を
１ビット遅延させるか遅延させないでそのまま出力する
かを制御され得るものであり、前記第１の位相検出制御
部は、第１乃至第Ｍのフレームデータ比較部からなる第
１フレームデータ比較部群を有し、前記第１のフレーム
データ比較部は前記第１の入力データ信号と前記第１乃
至前記第（Ｍ−１）の遅延制御型フリップフロップの出
力信号とを受け、それらが前記フレームパタンに一致し
た時、一致信号を出力するものであり、前記第Ｍのフレ
ームデータ比較部は前記第（Ｍ−３）乃至前記第Ｍの遅
延制御型フリップフロップの出力信号を受け、それらが
前記フレームパタンに一致した時、一致検出信号を出力
するものであり、前記第１の位相検出制御部は、前記第
１フレームデータ比較部群に接続されると共に、前記基
準フレームビットパルスを与えられ、該基準フレームビ
ットパルスが有効な時に有効となっている一致検出信号
を検出し、前記第１の入力データ信号がいずれの位相か
を判定し、判定した位相情報を表す前記第１の位相情報
信号を出力する第１の位相差決定部を有し、前記第Ｎの
位相検出制御部は、互いにパラレルに接続された第１乃
至第（Ｍ＋Ｋ）の遅延制御型フリップフロップからなる
第Ｎフリップフロップ群を有し、前記第１の遅延制御型
フリップフロップは、前記第Ｎの入力データ信号を受け
、前記第１乃至前記第（Ｍ＋Ｋ）の遅延制御型フリップ
フロップは、第１乃至第Ｎの遅延制御信号により各々の
入力信号を１ビット遅延させるか遅延させないでそのま
ま出力するかを制御され得るものであり、前記第Ｎの位
相検出制御部は、第１乃至第Ｍのフレームデータ比較部
からなる第Ｎフレームデータ比較部群を有し、前記第１
のフレームデータ比較部は前記第Ｎの入力データ信号と
前記第１乃至前記第（Ｍ−１）の遅延制御型フリップフ
ロップの出力信号とを受け、それらが前記フレームパタ
ンに一致した時、一致信号を出力するものであり、前記
第Ｍのフレームデータ比較部は前記第（Ｍ−３）乃至前
記第Ｍの遅延制御型フリップフロップの出力信号を受け
、それらが前記フレームパタンに一致した時、一致検出
信号を出力するものであり、前記第Ｎの位相検出制御部
は、前記第Ｎフレームデータ比較部群に接続されると共
に、前記基準フレームビットパルスを与えられ、該基準
フレームビットパルスが有効な時に有効となっている一
致検出信号を検出し、前記第Ｎの入力データ信号がいず
れの位相かを判定し、判定した位相情報を表す前記第Ｎ
の位相情報信号を出力する第Ｎの位相差決定部を有し、
前記位相制御部は、前記第１乃至前記第Ｎの位相差決定
部の出力である前記第１乃至前記第Ｎの位相情報信号を
受け、前記第１乃至前記第Ｎの入力データ信号間の位相
差を判定し、最も位相の早い入力データ信号を基準とし
た時の位相ずれを生じているビット数を算出し、前記第
１乃至前記第Ｎフリップフロップ群の遅延を制御する前
記第１乃至前記第Ｎの位相制御信号を出力するものであ
り、前記第１乃至前記第Ｎの位相検出制御部は、前記第
１乃至前記第Ｎの位相制御信号をそれぞれ受け、前記第
１乃至前記第Ｎフリップフロップ群に与えるべき前記第
１乃至前記第Ｎの遅延制御信号に変換するものであり、
前記第１乃至前記第Ｎフリップフロップ群の前記第（Ｍ
＋Ｋ）の遅延制御型フリップフロップの出力に、前記第
１乃至前記第Ｎの出力データ信号が得られるようにした
ことを特徴とするフレーム位相合わせ装置が得られる。
所定ビット数Ｍ（Ｍは２以上の自然数）のフレームパタ
ンを所定フレーム周期で周期的に含む第１乃至第Ｎ（Ｎ
は２以上の第１の整数）の入力データ信号（１３−１〜
１３−Ｎ）を受け、前記第１乃至前記第Ｎの入力データ
信号のフレーム位相合せを行い、互いにフレーム位相の
一致した第１乃至第Ｎの出力データ信号（３４−１〜３
４−Ｎ）を出力するフレーム位相合せ装置において、前
記フレーム位相合せ装置は、前記所定フレーム周期で発
生される基準フレームビットパルスを与えられ、前記基
準フレームビットパルスに対する前記第１乃至前記第Ｎ
の入力データ信号のフレーム位相の最大遅延ビット数Ｋ
（Ｋは２以上の第２の整数）が予め定まっており、前記
フレーム位相合せ装置は、前記第１乃至前記第Ｎの入力
データ信号をそれぞれ受けると共に、第１乃至第Ｎの位
相制御信号（３３−１〜３３−Ｎ）をそれぞれ受け、且
つ前記基準フレームビットパルスをそれぞれ受けて、第
１乃至第Ｎの位相情報信号（２６−１〜２６−Ｎ）を出
力すると共に、前記第１乃至前記第Ｎの出力データ信号
を出力する第１乃至第Ｎの位相検出制御部（１３−１〜
１３−Ｎ）と、前記第１乃至前記第Ｎの位相情報信号を
受け、前記第１乃至前記第Ｎの位相制御信号を出力する
位相制御部（３０）とを、有し、前記第１の位相検出制
御部は、互いにパラレルに接続された第１乃至第（Ｍ＋
Ｋ）の遅延制御型フリップフロップからなる第１フリッ
プフロップ群を有し、前記第１の遅延制御型フリップフ
ロップは、前記第１の入力データ信号を受け、前記第１
乃至前記第（Ｍ＋Ｋ）の遅延制御型フリップフロップは
、第１乃至第Ｎの遅延制御信号により各々の入力信号を
１ビット遅延させるか遅延させないでそのまま出力する
かを制御され得るものであり、前記第１の位相検出制御
部は、第１乃至第Ｍのフレームデータ比較部からなる第
１フレームデータ比較部群を有し、前記第１のフレーム
データ比較部は前記第１の入力データ信号と前記第１乃
至前記第（Ｍ−１）の遅延制御型フリップフロップの出
力信号とを受け、それらが前記フレームパタンに一致し
た時、一致信号を出力するものであり、前記第Ｍのフレ
ームデータ比較部は前記第（Ｍ−３）乃至前記第Ｍの遅
延制御型フリップフロップの出力信号を受け、それらが
前記フレームパタンに一致した時、一致検出信号を出力
するものであり、前記第１の位相検出制御部は、前記第
１フレームデータ比較部群に接続されると共に、前記基
準フレームビットパルスを与えられ、該基準フレームビ
ットパルスが有効な時に有効となっている一致検出信号
を検出し、前記第１の入力データ信号がいずれの位相か
を判定し、判定した位相情報を表す前記第１の位相情報
信号を出力する第１の位相差決定部を有し、前記第Ｎの
位相検出制御部は、互いにパラレルに接続された第１乃
至第（Ｍ＋Ｋ）の遅延制御型フリップフロップからなる
第Ｎフリップフロップ群を有し、前記第１の遅延制御型
フリップフロップは、前記第Ｎの入力データ信号を受け
、前記第１乃至前記第（Ｍ＋Ｋ）の遅延制御型フリップ
フロップは、第１乃至第Ｎの遅延制御信号により各々の
入力信号を１ビット遅延させるか遅延させないでそのま
ま出力するかを制御され得るものであり、前記第Ｎの位
相検出制御部は、第１乃至第Ｍのフレームデータ比較部
からなる第Ｎフレームデータ比較部群を有し、前記第１
のフレームデータ比較部は前記第Ｎの入力データ信号と
前記第１乃至前記第（Ｍ−１）の遅延制御型フリップフ
ロップの出力信号とを受け、それらが前記フレームパタ
ンに一致した時、一致信号を出力するものであり、前記
第Ｍのフレームデータ比較部は前記第（Ｍ−３）乃至前
記第Ｍの遅延制御型フリップフロップの出力信号を受け
、それらが前記フレームパタンに一致した時、一致検出
信号を出力するものであり、前記第Ｎの位相検出制御部
は、前記第Ｎフレームデータ比較部群に接続されると共
に、前記基準フレームビットパルスを与えられ、該基準
フレームビットパルスが有効な時に有効となっている一
致検出信号を検出し、前記第Ｎの入力データ信号がいず
れの位相かを判定し、判定した位相情報を表す前記第Ｎ
の位相情報信号を出力する第Ｎの位相差決定部を有し、
前記位相制御部は、前記第１乃至前記第Ｎの位相差決定
部の出力である前記第１乃至前記第Ｎの位相情報信号を
受け、前記第１乃至前記第Ｎの入力データ信号間の位相
差を判定し、最も位相の早い入力データ信号を基準とし
た時の位相ずれを生じているビット数を算出し、前記第
１乃至前記第Ｎフリップフロップ群の遅延を制御する前
記第１乃至前記第Ｎの位相制御信号を出力するものであ
り、前記第１乃至前記第Ｎの位相検出制御部は、前記第
１乃至前記第Ｎの位相制御信号をそれぞれ受け、前記第
１乃至前記第Ｎフリップフロップ群に与えるべき前記第
１乃至前記第Ｎの遅延制御信号に変換するものであり、
前記第１乃至前記第Ｎフリップフロップ群の前記第（Ｍ
＋Ｋ）の遅延制御型フリップフロップの出力に、前記第
１乃至前記第Ｎの出力データ信号が得られるようにした
ことを特徴とするフレーム位相合わせ装置が得られる。
【０００７】次に本発明について図面を参照して説明す
る。
る。
【０００８】図１を参照すると、本発明の一実施例によ
るフレーム位相合わせ装置は、基準フレームビットパル
ス１１に対し、フレーム位相の最大遅延ビット数Ｋ（Ｋ
は２以上の整数、本例の場合、Ｋは２）が予め定まって
いる第１乃至第Ｎの入力データ信号１２−１〜１２〜Ｎ
（Ｎは２以上の整数）をそれぞれ受ける位相検出制御部
１３−１〜１３〜Ｎを有する。
るフレーム位相合わせ装置は、基準フレームビットパル
ス１１に対し、フレーム位相の最大遅延ビット数Ｋ（Ｋ
は２以上の整数、本例の場合、Ｋは２）が予め定まって
いる第１乃至第Ｎの入力データ信号１２−１〜１２〜Ｎ
（Ｎは２以上の整数）をそれぞれ受ける位相検出制御部
１３−１〜１３〜Ｎを有する。
【０００９】図２を参照すると、位相検出制御部１３−
１（又は１３−Ｎ）は、互いにシリーズに接続された遅
延制御型フリップフロップ１６−１〜１６−６を有する
。遅延制御型フリップフロップ１６−１は、入力データ
信号１２−１（又は１２−Ｎ）を入力として受けている
。遅延制御型フリップフロップ１６−１〜１６−６は、
外部よりの遅延制御信号３３−１〜３３−６により、入
力を遅延するかどうかを選択でき、最初は全てのフリッ
プフロップ１６（添字略）は遅延状態になっている。な
お、本例では、フレームパタンを４ビットのブロックフ
レーム（図３に図示）とする。この場合、フレームデー
タ比較部１７は、入力データ信号１２−１（又は１２−
Ｎ）と、フリップフロップ１６−１〜１６−３の出力と
を受ける。フレームデータ比較部１８は、フリップフロ
ップ１６−１〜１６−４の出力を受ける。フレームデー
タ比較部１９は、フリップフロップ１６−２〜１６−５
の出力を受ける。フレームデータ比較部２０は、フリッ
プフロップ１６−３〜１６−６の出力を受ける。 フレームデータ比較部１７〜２０は、フレームデータと
一致するパタンを検出した時、一致検出信号２１〜２４
を出力する。
１（又は１３−Ｎ）は、互いにシリーズに接続された遅
延制御型フリップフロップ１６−１〜１６−６を有する
。遅延制御型フリップフロップ１６−１は、入力データ
信号１２−１（又は１２−Ｎ）を入力として受けている
。遅延制御型フリップフロップ１６−１〜１６−６は、
外部よりの遅延制御信号３３−１〜３３−６により、入
力を遅延するかどうかを選択でき、最初は全てのフリッ
プフロップ１６（添字略）は遅延状態になっている。な
お、本例では、フレームパタンを４ビットのブロックフ
レーム（図３に図示）とする。この場合、フレームデー
タ比較部１７は、入力データ信号１２−１（又は１２−
Ｎ）と、フリップフロップ１６−１〜１６−３の出力と
を受ける。フレームデータ比較部１８は、フリップフロ
ップ１６−１〜１６−４の出力を受ける。フレームデー
タ比較部１９は、フリップフロップ１６−２〜１６−５
の出力を受ける。フレームデータ比較部２０は、フリッ
プフロップ１６−３〜１６−６の出力を受ける。 フレームデータ比較部１７〜２０は、フレームデータと
一致するパタンを検出した時、一致検出信号２１〜２４
を出力する。
【００１０】位相差決定部２５は、一致検出信号２１〜
２４と、基準フレームビットパルス１１とを受け、基準
フレームビットパルス１１が有効な時に一致検出信号２
１〜２４のいずれが有効になっているかを判定し、有効
であった一致検出信号により、入力データ信号１２−１
（又は１２−Ｎ）がどのフレーム位相を持っているかと
いう情報に変換し、位相情報信号２６−１（又は２６−
Ｎ）として出力する。この位相情報信号２６−１（又は
２６−Ｎ）は、例えばフレームデータ比較部１７〜２０
のいずれと一致したかを示す２進デコード値の様なもの
が考えられる。
２４と、基準フレームビットパルス１１とを受け、基準
フレームビットパルス１１が有効な時に一致検出信号２
１〜２４のいずれが有効になっているかを判定し、有効
であった一致検出信号により、入力データ信号１２−１
（又は１２−Ｎ）がどのフレーム位相を持っているかと
いう情報に変換し、位相情報信号２６−１（又は２６−
Ｎ）として出力する。この位相情報信号２６−１（又は
２６−Ｎ）は、例えばフレームデータ比較部１７〜２０
のいずれと一致したかを示す２進デコード値の様なもの
が考えられる。
【００１１】図１に戻って、位相制御部３０は、位相情
報信号２６−１〜２６−Ｎを比較し、最も位相の早い信
号のフレーム位相に、その他の信号のフレーム位相を揃
える様に位相制御信号３１−１〜３１−Ｎを位相検出制
御部１３−１〜１３−Ｎの遅延制御部３２（図２）へ出
力する。
報信号２６−１〜２６−Ｎを比較し、最も位相の早い信
号のフレーム位相に、その他の信号のフレーム位相を揃
える様に位相制御信号３１−１〜３１−Ｎを位相検出制
御部１３−１〜１３−Ｎの遅延制御部３２（図２）へ出
力する。
【００１２】図１及び図２を参照して、より詳細には、
図３に示す様に入力データ信号１２−１が入力データ信
号１２−Ｎに対し２ビットの位相進みが生じている時に
は、位相制御部３０は、位相検出制御部１３−１の遅延
制御部３２に対しては、全ての遅延制御型フリップフロ
ップ１６−１〜１６−６に遅延を行なわせる位相制御信
号３１−１を送出するが、位相検出制御部１３−Ｎの遅
延制御部３２に対しては、遅延制御型フリップフロップ
１６−１及び１６−２には遅延を行なわせずに遅延制御
型フリップフロップ１６−３〜１６−６には遅延を行な
わせる位相制御信号３１−Ｎを送出する。位相検出制御
部１３−１〜１３−Ｎの遅延制御部３２は、位相制御信
号３１−１〜３１−Ｎをフリップフロップ１６−１〜１
６−６に対する前述の遅延制御信号３３−１〜３３−６
へ変換し、フリップフロップ１６−１〜１６−６の遅延
制御を行なう。これにより出力データ信号３４−１〜３
４−Ｎのフレーム位相を揃えることができる。
図３に示す様に入力データ信号１２−１が入力データ信
号１２−Ｎに対し２ビットの位相進みが生じている時に
は、位相制御部３０は、位相検出制御部１３−１の遅延
制御部３２に対しては、全ての遅延制御型フリップフロ
ップ１６−１〜１６−６に遅延を行なわせる位相制御信
号３１−１を送出するが、位相検出制御部１３−Ｎの遅
延制御部３２に対しては、遅延制御型フリップフロップ
１６−１及び１６−２には遅延を行なわせずに遅延制御
型フリップフロップ１６−３〜１６−６には遅延を行な
わせる位相制御信号３１−Ｎを送出する。位相検出制御
部１３−１〜１３−Ｎの遅延制御部３２は、位相制御信
号３１−１〜３１−Ｎをフリップフロップ１６−１〜１
６−６に対する前述の遅延制御信号３３−１〜３３−６
へ変換し、フリップフロップ１６−１〜１６−６の遅延
制御を行なう。これにより出力データ信号３４−１〜３
４−Ｎのフレーム位相を揃えることができる。
【００１３】
【発明の効果】以上説明したように本発明は、入力デー
タ信号のフレーム位相を１ビットずつずらし複数位相の
監視を行ない、複数の入力データ信号のフレーム位相合
わせを行なう方式としたので、各入力データ信号に対す
るフレーム同期回路を必要とせず、また各入力データ信
号に対するフレーム信号を必要としないので、回路規模
の縮少及び余計なフレーム信号用の配線を必要としない
という効果を有する。
タ信号のフレーム位相を１ビットずつずらし複数位相の
監視を行ない、複数の入力データ信号のフレーム位相合
わせを行なう方式としたので、各入力データ信号に対す
るフレーム同期回路を必要とせず、また各入力データ信
号に対するフレーム信号を必要としないので、回路規模
の縮少及び余計なフレーム信号用の配線を必要としない
という効果を有する。
【図１】本発明の一実施例によるフレーム位相合せ装置
のブロック図である。
のブロック図である。
【図２】図１のフレーム位相合せ装置の位相検出制御部
のブロック図である。
のブロック図である。
【図３】図１のフレーム位相合せ装置の動作を説明する
ための図である。
ための図である。
１１ 基準フレーム
１２−１〜１２−Ｎ 入力データ信号１３−１〜
１３−Ｎ 位相検出制御部１６−１〜１６−６
遅延制御型フリップフロップ１７〜２０
フレームデータ比較部２１〜２４ 一致検出信号 ２５ 位相差決定部 ２６−１〜２６−Ｎ 位相情報信号３０
位相制御部 ３１−１〜３１−Ｎ 位相制御信号３２
遅延制御部
１３−Ｎ 位相検出制御部１６−１〜１６−６
遅延制御型フリップフロップ１７〜２０
フレームデータ比較部２１〜２４ 一致検出信号 ２５ 位相差決定部 ２６−１〜２６−Ｎ 位相情報信号３０
位相制御部 ３１−１〜３１−Ｎ 位相制御信号３２
遅延制御部
Claims (1)
- 【請求項１】 各々が所定ビット数Ｍ（Ｍは２以上の
自然数）のフレームパタンを所定フレーム周期で周期的
に含む第１乃至第Ｎ（Ｎは２以上の第１の整数）の入力
データ信号（１３−１〜１３−Ｎ）を受け、前記第１乃
至前記第Ｎの入力データ信号のフレーム位相合せを行い
、互いにフレーム位相の一致した第１乃至第Ｎの出力デ
ータ信号（３４−１〜３４−Ｎ）を出力するフレーム位
相合せ装置において、前記フレーム位相合せ装置は、前
記所定フレーム周期で発生される基準フレームビットパ
ルスを与えられ、前記基準フレームビットパルスに対す
る前記第１乃至前記第Ｎの入力データ信号のフレーム位
相の最大遅延ビット数Ｋ（Ｋは２以上の第２の整数）が
予め定まっており、前記フレーム位相合せ装置は、前記
第１乃至前記第Ｎの入力データ信号をそれぞれ受けると
共に、第１乃至第Ｎの位相制御信号（３３−１〜３３−
Ｎ）をそれぞれ受け、且つ前記基準フレームビットパル
スをそれぞれ受けて、第１乃至第Ｎの位相情報信号（２
６−１〜２６−Ｎ）を出力すると共に、前記第１乃至前
記第Ｎの出力データ信号を出力する第１乃至第Ｎの位相
検出制御部（１３−１〜１３−Ｎ）と、前記第１乃至前
記第Ｎの位相情報信号を受け、前記第１乃至前記第Ｎの
位相制御信号を出力する位相制御部（３０）とを、有し
、前記第１の位相検出制御部は、互いにパラレルに接続
された第１乃至第（Ｍ＋Ｋ）の遅延制御型フリップフロ
ップからなる第１フリップフロップ群を有し、前記第１
の遅延制御型フリップフロップは、前記第１の入力デー
タ信号を受け、前記第１乃至前記第（Ｍ＋Ｋ）の遅延制
御型フリップフロップは、第１乃至第Ｎの遅延制御信号
により各々の入力信号を１ビット遅延させるか遅延させ
ないでそのまま出力するかを制御され得るものであり、
前記第１の位相検出制御部は、第１乃至第Ｍのフレーム
データ比較部からなる第１フレームデータ比較部群を有
し、前記第１のフレームデータ比較部は前記第１の入力
データ信号と前記第１乃至前記第（Ｍ−１）の遅延制御
型フリップフロップの出力信号とを受け、それらが前記
フレームパタンに一致した時、一致信号を出力するもの
であり、前記第Ｍのフレームデータ比較部は前記第（Ｍ
−３）乃至前記第Ｍの遅延制御型フリップフロップの出
力信号を受け、それらが前記フレームパタンに一致した
時、一致検出信号を出力するものであり、前記第１の位
相検出制御部は、前記第１フレームデータ比較部群に接
続されると共に、前記基準フレームビットパルスを与え
られ、該基準フレームビットパルスが有効な時に有効と
なっている一致検出信号を検出し、前記第１の入力デー
タ信号がいずれの位相かを判定し、判定した位相情報を
表す前記第１の位相情報信号を出力する第１の位相差決
定部を有し、前記第Ｎの位相検出制御部は、互いにパラ
レルに接続された第１乃至第（Ｍ＋Ｋ）の遅延制御型フ
リップフロップからなる第Ｎフリップフロップ群を有し
、前記第１の遅延制御型フリップフロップは、前記第Ｎ
の入力データ信号を受け、前記第１乃至前記第（Ｍ＋Ｋ
）の遅延制御型フリップフロップは、第１乃至第Ｎの遅
延制御信号により各々の入力信号を１ビット遅延させる
か遅延させないでそのまま出力するかを制御され得るも
のであり、前記第Ｎの位相検出制御部は、第１乃至第Ｍ
のフレームデータ比較部からなる第Ｎフレームデータ比
較部群を有し、前記第１のフレームデータ比較部は前記
第Ｎの入力データ信号と前記第１乃至前記第（Ｍ−１）
の遅延制御型フリップフロップの出力信号とを受け、そ
れらが前記フレームパタンに一致した時、一致信号を出
力するものであり、前記第Ｍのフレームデータ比較部は
前記第（Ｍ−３）乃至前記第Ｍの遅延制御型フリップフ
ロップの出力信号を受け、それらが前記フレームパタン
に一致した時、一致検出信号を出力するものであり、前
記第Ｎの位相検出制御部は、前記第Ｎフレームデータ比
較部群に接続されると共に、前記基準フレームビットパ
ルスを与えられ、該基準フレームビットパルスが有効な
時に有効となっている一致検出信号を検出し、前記第Ｎ
の入力データ信号がいずれの位相かを判定し、判定した
位相情報を表す前記第Ｎの位相情報信号を出力する第Ｎ
の位相差決定部を有し、前記位相制御部は、前記第１乃
至前記第Ｎの位相差決定部の出力である前記第１乃至前
記第Ｎの位相情報信号を受け、前記第１乃至前記第Ｎの
入力データ信号間の位相差を判定し、最も位相の早い入
力データ信号を基準とした時の位相ずれを生じているビ
ット数を算出し、前記第１乃至前記第Ｎフリップフロッ
プ群の遅延を制御する前記第１乃至前記第Ｎの位相制御
信号を出力するものであり、前記第１乃至前記第Ｎの位
相検出制御部は、前記第１乃至前記第Ｎの位相制御信号
をそれぞれ受け、前記第１乃至前記第Ｎフリップフロッ
プ群に与えるべき前記第１乃至前記第Ｎの遅延制御信号
に変換するものであり、前記第１乃至前記第Ｎフリップ
フロップ群の前記第（Ｍ＋Ｋ）の遅延制御型フリップフ
ロップの出力に、前記第１乃至前記第Ｎの出力データ信
号が得られるようにしたことを特徴とするフレーム位相
合わせ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3105843A JPH04334224A (ja) | 1991-05-10 | 1991-05-10 | フレーム位相合せ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3105843A JPH04334224A (ja) | 1991-05-10 | 1991-05-10 | フレーム位相合せ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04334224A true JPH04334224A (ja) | 1992-11-20 |
Family
ID=14418302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3105843A Withdrawn JPH04334224A (ja) | 1991-05-10 | 1991-05-10 | フレーム位相合せ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04334224A (ja) |
-
1991
- 1991-05-10 JP JP3105843A patent/JPH04334224A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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