JP3196989B2 - フレーム同期装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、固定長の同期パターン
情報が付与されたパケット情報のフレーム同期をとるた
めのフレーム同期装置に関する。

【０００２】

【従来の技術】図１１は、ＡＴＭセルのにような固定長
のフレームを装置間で転送する場合のフレーム同期方式
を表す図である。送信装置および受信装置は、共通のフ
レーム同期信号に同期して動作する。送信装置と受信装
置の間で、フレーム同期を取るためには、送信装置から
受信装置までの伝送遅延を考慮して受信回路に入力され
るフレーム同期信号を遅延させなければならない。

【０００３】また、図に示されるように、受信装置に複
数の送信装置からの信号が入力される場合は、各送信装
置と受信装置との間の遅延時間を同じにするために、可
変遅延回路を用いる必要がある。

【０００４】この方式では、フレーム同期をとるために
遅延量の調整を行う必要があり、手間がかかるという問
題があった。また、別のフレーム同期方式に、遅延時間
を考慮して、あらかじめ基板上の配線長を計算し、図１
２のように装置間のデータ信号線および同期信号線の配
線長を調整しておく方式がある。

【０００５】送信装置１に入力されるフレーム同期信号
と送信装置２に入力されるフレーム同期信号との位相を
同じにし、受信装置に入力されるフレーム同期信号は、
送信装置から受信装置までのデータの遅延時間を加えた
位相にあうようにする。

【０００６】また、送信装置１から受信装置までの伝送
路と送信装置２から受信装置までの伝送路を等長化して
おく必要がある。この方式では、装置を組み立てた後で
の位相の調整が困難であり、伝送速度の高速化に伴い設
計パターン上の等長化の困難さが増大するという問題点
がある。

【０００７】また、別のフレーム同期方式に、図１３に
示した方式がある。この方式は、データと同期信号を一
緒に転送する方式である。この方式では、送信装置は、
データと一緒にフレーム同期信号を送信する。データと
フレーム同期信号の配線長は、同じにしておく必要があ
る。

【０００８】受信装置では、送信装置から送られたデー
タを、受信装置に入力されたフレーム同期信号の位相に
合わせてデータのフレーム同期を行う。この同期方式で
は、データと一緒にフレーム同期信号を送信するので、
配線数が増大するという問題がある。また、データとフ
レーム同期信号の配線長を等長化しなければならないと
いう問題もある。

【０００９】

【発明が解決しようとする課題】従来のフレーム同期方
式は、配線長を等長化するか、あるいは、データの位相
を調整しなければならず、伝送速度の高速化への対応が
難しくなったり、調整の手間がかかるという問題点があ
った。

【００１０】本発明は、従来の課題に鑑みてなされたも
ので、伝送速度の高速化に対応でき配線の調整の手間の
入らないフレーム同期装置を提供することを目的とする
ものである。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に、本発明においては、伝送路中を送信されてきたフレ
ーム同期パターンが付加されている情報データを記憶す
る記憶手段と、この記憶手段に記憶された情報データか
らこのフレーム同期パターンを検出するフレーム同期パ
ターン検出手段と、伝送路中を送信されてきたフレーム
同期信号と同期パターンとの位相差を求める位相差演算
手段と、この位相差演算手段の演算結果に基づいて、記
憶手段から情報データを選択する選択手段とを備えたこ
とを特徴とするものである。

【００１２】

【作用】本発明を用いれば、記憶手段に記憶された情報
データからフレーム同期パターンをフレーム同期パター
ン検出手段が検出して、伝送路中を伝送されてきたフレ
ーム同期信号との位相差を求めることで配線の等長化、
データ位相の調整を行わずにフレーム同期を行うことが
可能となる。

【００１３】

【実施例】以下、図面を用いて本発明の一実施例を説明
する。 （実施例１）図１は、本発明の一実施例を示す図であ
る。このフレーム同期回路は、シフトレジスタと、同期
パターン検出回路（ＤＥＴ）１と、同期信号と同期パタ
ーン検出回路（ＤＥＴ）１で検出された同期信号との位
相差を計算する位相差計算回路（ＣＡＬ）２と、位相差
計算回路（ＣＡＬ）２の計算結果によりシフトレジスタ
内のデータからフレームの先頭を選択する選択回路（Ｓ
ＥＬ）３とで構成されている。

【００１４】装置に入力されたデータは、シフトレジス
タに入力される。同期パターン検出回路（ＤＥＴ）１
は、シフトレジスタ４内に記憶されているデータの中に
同期パターンと同じデータ列があるかどうかを検出す
る。シフトレジスタ４内に同期パターンと同じデータ列
があった場合は、位相差計算回路（ＣＡＬ）２に同期パ
ターンが検出されたことを通知する。

【００１５】位相差計算回路（ＣＡＬ）２では、データ
とは別に入力されたフレーム同期信号と、同期パターン
検出回路（ＤＥＴ）１から得られたフレームとの位相差
を計算する。

【００１６】計算された位相差からどのデータを選択す
るかを選択回路（ＳＥＬ）３に通知する。この装置の動
作を図２を用いて説明する。

【００１７】この図は、同期パターンに４ビットを使用
した場合のタイミング図である。同期パターンには、周
期が４であるものを使用すれば良い。例えば“１００
０”のように先頭の１ビットと残りのビットが異なるも
のや、“１１００”のように、真ん中でデータが変化す
るものなどが利用できる。

【００１８】ｎビットの同期パターンを使用した場合
は、周期がｎであるパターンを使用する。ＳＹＮＣは、
装置に入力される同期信号、Ｄin（０）は、同期信号と
データの位相が一致した場合のデータ入力、Ｄin（−
１）は、データの位相が同期信号の位相より１ビット速
い場合のデータ入力、Ｄin（＋１）は、データの位相が
同期信号の位相より１ビット遅い場合のデータ入力、Ｄ
in（＋２）は、データの位相が同期信号の位相より２ビ
ット遅い場合のデータ入力、ＤＴは、同期パターン検出
回路（ＤＥＴ）１の出力信号、ＳＬは、位相差計算回路
（ＣＡＬ）２の出力信号、Ｄout は、データ出力であ
る。

【００１９】最初にデータと同期信号の位相差が無い場
合、すなわち、Ｄin（０）の場合について説明する。Ｄ
in（０）は、同期信号とデータの位相が一致した場合で
あり、このとき、同期パターン検出回路（ＤＥＴ）１の
出力は、ＤＴ（０）のようになる。位相差計算回路（Ｃ
ＡＬ）２は、同期信号が立ち上がってから同期パターン
検出回路（ＤＥＴ）１の検出信号が到着するまでの時間
を計測する。この場合は、５である。計測した結果を元
にデータの先頭が記憶されているレジスタの出力を選択
するように選択回路（ＳＥＬ）３に指示を出す。この場
合は、Ｄ８の出力が選択される。選択を指示する信号
は、次のフレームの先頭が来るまで保持される。

【００２０】次に、データの位相が同期信号の位相より
１ビット遅い場合、すなわちＤin（−１）の場合につい
て説明する。Ｄin（−１）は、データの位相が同期信号
の位相より１ビット速い場合であり、このとき、同期パ
ターン検出回路（ＤＥＴ）１の出力は、ＤＴ（−１）の
ようになる。位相差計算回路（ＣＡＬ）２は、同期信号
が立ち上がってから同期パターン検出回路（ＤＥＴ）１
の検出信号が到着するまでの時間を計測する。この場合
は、４である。計測した結果を元にデータの先頭が記憶
されているレジスタの出力を選択するように選択回路
（ＳＥＬ）３に指示を出す。この場合は、Ｄ９の出力が
選択される。選択を指示する信号は、次のフレームの先
頭が来るまで保持される。

【００２１】同様に、Ｄin（＋１）の場合は、Ｄ７の出
力が選択され、Ｄin（＋２）の場合は、Ｄ６の出力が選
択される。位相差計算回路（ＣＡＬ）２の例を図３に示
す。この位相差計算回路（ＣＡＬ）２は、同期信号の立
ち上がりを検出回路５と、カウンタ６と２つのレジスタ
８，９とで構成されている。

【００２２】同期信号の立ち上がりを検出する回路（Ｅ
ＤＧＥ）５は、同期信号の立ち上がりを検出してパルス
を発生する。カウンタ６は、立ち上がり検出回路５の発
生するパルス信号でリセットされる。レジスタ（ＲＥＧ
１）８は、同期パターン検出信号によってカウンタ６の
値をロードする。この値がデータと同期信号の位相差に
なる。レジスタ（ＲＥＧ２）９は、カウンタ６の生成す
る値をエンコーダ７のエンコードしたものによってレジ
スタ（ＲＥＧ１）８の値をロードする。このレジスタ
（ＲＥＧ２）９の値をエンコーダ１０のエンコードした
ものが選択回路（ＳＥＬ）３に送られる。レジスタ（Ｒ
ＥＧ２）９とエンコーダ１０の配置は逆にしてもよい。

【００２３】以上のように、本発明の位相同期回路を用
いると、ｎビットの同期パターンを付与すれば、ｎビッ
トまでの位相ズレを自動的に修正することが可能とな
る。したがって、配線の長さを正確に等長化したり、位
相差を調整したりする必要がなくなる。 （実施例２）図４に第二の実施例の構成を示す。

【００２４】この実施例は、シフトレジスタ１７と複数
の同期パターン検出回路（ＤＥＴ）１１，１２，１３，
１４と位相差計算回路（ＣＡＬ）１５と選択回路（ＳＥ
Ｌ）１６で構成されている。

【００２５】この図は、同期パターンに４ビットを使用
した場合の構成を示す図である。また、この例の同期回
路は、データが同期信号から０〜３ビット遅れている場
合の位相差を調整する事ができる。

【００２６】この例の同期回路は、８ビットのシフトレ
ジスタと４個の同期パターン検出回路（ＤＥＴ）１１，
１２，１３，１４と位相差計算回路（ＣＡＬ）１５と選
択回路（ＳＥＬ）１６で構成されている。

【００２７】この装置の位相差計算回路（ＣＡＬ）１５
の構成を図６に示す。この位相差計算回路（ＣＡＬ）１
５は、同期信号の立ち上がり検出回路（ＤＥＴ）１８
と、同期信号の立ち上がりでリセットされるカウンタ１
９と、同期パターン検出回路（ＤＥＴ）の出力を記憶す
るレジスタとで構成されている。

【００２８】立ち上がり検出回路（ＤＥＴ）１８は同期
信号の立ち上がりを検出してパルスを発生する。カウン
タは、立ち上がり信号で発生されたパルスによってリセ
ットされる。すなわち、同期信号の立ち上がりでリセッ
トされる。レジスタは、カウンタによって生成されるロ
ード信号により、同期パターン検出回路（ＤＥＴ）の値
を記憶する。レジスタに記憶された値は、データの位相
情報を示している。レジスタの値をエンコードすること
により選択回路（ＳＥＬ）の指示信号を生成することが
できる。エンコーダとレジスタの配置順序は逆でも構わ
ない。

【００２９】このときの動作を図５のタイミング図を用
いて説明する。このタイミング図は、データと同期信号
の位相差が一致している場合の動作を示している。

【００３０】この場合の位相差検出回路（ＤＥＴ）の出
力は、ＤＴ１＝０，ＤＴ２＝０，ＤＴ３＝０，ＤＴ４＝
１となる。したがって、同期信号とデータの位相差がな
い場合、位相差計算回路（ＣＡＬ）のレジスタの値は、
“０００１”となる。この場合、Ｄ８の信号を選択する
指示を選択回路（ＳＥＬ）に送る。

【００３１】データが同期信号より１ビット送れている
場合、位相差計算回路（ＣＡＬ）のレジスタの値は、
“００１０”となる。この場合、Ｄ７の信号を選択する
指示を選択回路（ＳＥＬ）に送る。

【００３２】データが同期信号より２ビット遅れている
場合、位相差計算回路（ＣＡＬ）のレジスタの値は、
“０１００”となる。この場合、Ｄ６の信号を選択する
指示を選択回路（ＳＥＬ）に送る。

【００３３】データが同期信号より３ビット遅れている
場合、位相差計算回路（ＣＡＬ）のレジスタの値は、
“１０００”となる。この場合、Ｄ５の信号を選択する
指示を選択回路（ＳＥＬ）に送る。

【００３４】また、図７に示すようなシリアル入力パラ
レル出力の構成も実現できる。この例の同期回路は、８
ビットのシフトレジスタと４個の同期パターン検出回路
（ＤＥＴ）と位相差計算回路（ＣＡＬ）と４個の選択回
路（ＳＥＬ）で構成されている。この場合、同期調整用
のシフトレジスタをシリアルパラレル変換器と共用する
事が可能である。パラレルに展開された情報が必要な場
合は、このような構成を用いることで、同期回路にシリ
アルパラレル変換器を付与した場合に比べ、ハードウェ
ア規模を小さくすることができる。

【００３５】以上のように、ｎビットの同期パターンを
付与すれば、ｎビットまでの位相ズレを自動的に修正す
ることが可能となる。したがって、配線の長さを正確に
等長化したり、位相差を調整したりする必要が不要とな
る。 （実施例３）図８に第三の実施例の構成を示す。この図
では、説明のためにパラレル度は４としてある。この実
施例は、シリアル−パラレル変換器（ＳＰ）と複数のシ
フトレジスタ（ＳＲ）と同期パターン検出回路（ＤＥ
Ｔ）と選択回路（ＳＥＬ）と位相差計算回路（ＣＡＬ）
とで構成されている。

【００３６】図１０は、第三の実施例の詳細な構成を示
す図である。この装置に入力されたデータは、シリアル
パラレル変換部（ＳＰ）においてパラレルデータに変換
される。図の例では、４ビットのパラレルデータに変換
される。

【００３７】パラレルに変換されたデータは、それぞ
れ、シフトレジスタ（ＳＲ）に入力される。シフトレジ
スタは、パラレル度と同じ個数用意される。この例で
は、４つのシフトレジスタが用意されている。

【００３８】このようにフレーム同期を取る前にパラレ
ル展開するとパラレル展開されたデータは図９のように
先頭のデータがどのシフトレジスタに入力されるか不定
になる。

【００３９】複数のシフトレジスタにまたがる同期パタ
ーンを検出するには、図１０に示されているような同期
パターン検出回路を用いる必要がある。この同期パター
ン検出回路は、複数のシフトレジスタにまたがって同期
パターンを検出を行う。すなわち、ＤＥＴ１は、ＳＲ
１，ＳＲ２，ＳＲ３，ＳＲ４の順に入力された場合の同
期パターンを検出し、ＤＥＴ２は、ＳＲ２，ＳＲ３，Ｓ
Ｒ４，ＳＲ１の順に入力された場合の同期パターンを検
出しＤＥＴ３は、ＳＲ３，ＳＲ４，ＳＲ１，ＳＲ２の順
に入力された場合の同期パターンを検出し、ＤＥＴ４
は、ＳＲ４，ＳＲ１，ＳＲ２，ＳＲ３の順に入力された
場合の同期パターンを検出する。この例では、同期パタ
ーンが“１０００”の場合の検出回路である。

【００４０】検出回路で検出された同期パターンは、位
相差計算回路に送られる。位相差計算回路では、入力さ
れた同期パターンは、エンコーダによってコーディング
され、レジスタに記憶される。レジスタにロードするタ
イミングは、フレーム同期信号の立ち上がり情報をもと
に生成される。したがって、レジスタに記憶された情報
は、データの位相とフレーム同期信号の位相差の情報を
含んでいる。

【００４１】このレジスタの値が、選択回路（ＳＥＬ）
に送られる。選択回路（ＳＥＬ）も同期パターン検出回
路（ＤＥＴ）と同様に複数のシフトレジスタにまたがっ
てデータの選択を行う。このように、することによっ
て、データをパラレルに展開した後でフレーム同期を取
ることが可能となる。

【００４２】

【発明の効果】以上詳述してきた様に本発明を用いれ
ば、フレーム同期パターン検出手段により検出されたフ
レーム同期パターンとフレーム同期信号とを用いて位相
差演算手段が位相差を求めてこれに基づき、選択手段が
記憶手段に記憶されている情報データの中から選択出力
しているので、小規模のハードウェアで、遅延量の調整
などを必要としないでフレーム同期を行うことが可能と
なる。

【図面の簡単な説明】

【図１】 本発明の第１の実施例を示した図。

【図２】 本発明の第１の実施例の動作を示すタイミン
グを示した図。

【図３】 本発明の第１の実施例で用いられる位相差計
算回路の一構成を示した図。

【図４】 本発明の第２の実施例を示した図。

【図５】 本発明の第２の実施例の動作を示すタイミン
グを示した図。

【図６】 本発明の第２の実施例で用いられる位相差計
算回路の一構成を示した図。

【図７】 本発明の第２の実施例をパラレル出力にした
場合の一構成を示した図。

【図８】 本発明の第３の実施例を示した図。

【図９】 本発明の第３の実施例のシリアル−パラレル
変換器の動作を示した図。

【図１０】 本発明の第３の実施例の具体例を示した
図。

【図１１】 従来例を示した図。

【図１２】 従来例を示した図。

【図１３】 従来例を示した図。

【符号の説明】

１…ＤＥＴ（同期パターン検出回路） ２…ＣＡＬ（位相差計算回路） ３…ＳＥＬ（選択回路） ４，１７…シフトレジスタ ５…同期信号の立ち上がりを検出する回路 ６…カウンタ ８，９…レジスタ

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 伝送路中を送信されてきたフレーム同期
   パターンが付加されている情報データを記憶する記憶手
   段と、 この記憶手段に記憶された前記情報データからこのフレ
   ーム同期パターンを検出するフレーム同期パターン検出
   手段と、 外部から入力されたフレーム同期信号と前記同期パター
   ンとの位相差を求める位相差演算手段と、 この位相差演算手段の演算結果に基づいて、前記記憶手
   段から情報データを選択する選択手段とを備えたことを
   特徴とするフレーム同期装置。