JP3330545B2 - 複数伝送線路間の遅延時間の調整装置 - Google Patents
複数伝送線路間の遅延時間の調整装置Info
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Description
あって複数の伝送線路を利用して、この伝送線路に同時
に信号を伝送する場合に、各伝送線路毎に異なる遅延時
間を調整する複数伝送線路間の遅延時間調整装置の改良
に関する。
各々が持つ信号伝搬遅延時間が相互に異なるため、伝搬
する信号にスキュー(skew)が発生する。例えば、
複数のデータを同一の受信部に伝送する場合には、これ
等のデータが受信部に到達した時点相互に差異が生じ
る。また、同一の信号(例えばクロック信号等)を複数
の受信部に伝送する場合にも、各受信部が前記信号を受
信する時点には相互に差異がある。このスキューは、1
個のLSIの内部で信号伝送をする場合、及び複数個の
LSI間で信号を伝送する場合の何れでも生じる。スキ
ューが生じると、LSIの誤動作を生じることがある。
3118号公報に開示されるように、同期回路を設け
て、複数の伝送線路を経て受信された信号間に位相ズレ
が生じたときには、最も遅れた1つの伝送線路の信号を
基準に、他の伝送線路に所定の遅延素子を配置して、位
相ズレを吸収することにより、これ等信号間の位相ズレ
の調整している。
号公報に開示されるものでは、複数のデータをこれと同
数の伝送線路を用いて伝送する場合に、これ等データの
受信部(フリップフロップ)でのデータの取り込みタイ
ミング、即ちこれ等フリップフロップへのクロック信号
の入力時期を調整可能とし、全てのデータが受信した後
にクロック信号を入力することにより、複数のデータを
同時に受信部で受信する構成を採用している。
I等の動作の高速化に伴い、複数本の伝送線路を用いて
並列にデータを転送する場合に、転送レートが550M
B/秒(即ち、250MHz)以上の高速な信号伝送を
必要とするものも出てきており、例えば、500MHz
の信号伝送では、1サイクルは2ナノ秒以下となる。
SI等において、信号スキューによる位相ズレを調整す
る場合に、前記従来の技術を適用することはできない。
信された信号波形間の位相差を検出するので、クロック
信号の1周期をTとすると、受信された信号波形間の位
相ズレがT/2未満の場合には、その位相ズレを調整で
きるものの、例えば図18(a)に示すように、3つの
信号A、B、Cのうち、2つの信号A、C間の位相ズレ
がT/2を越えて、T+τ2 となると、同図(b)に示
すように、信号Cは信号Aに対して1周期Tだけズレて
調整されることになる。このような事態は、例えば、伝
送線路間に10cmの長さのズレがあれば、40pFの負
荷で2ナノ秒の位相ズレとなり、この位相ズレは前記5
00MHzの信号伝送では1サイクル以上であるため、
容易に想定し得ることが判る。
の受信後にクロック信号を受信するように前記クロック
信号の受信タイミングを調整する構成であるため、何れ
かのデータの位相遅れが1周期を越える場合には、この
データの受信時点で他のデータは既に次周期の値に変化
していることがあり、従って、各フリップフロップへの
データ取り込み時期を同一時期に調整することが不可能
である。以上のことから、前記2つの従来技術では、高
速動作するLSI等での信号スキューを解決することは
不可能となる。
であり、その目的は、高速に動作するLSI等におい
て、複数の伝送線路を用いて各伝送線路に信号を同時に
伝送する場合に、その何れかの伝送線路の信号の伝搬遅
延時間が1周期を越える場合であっても、全ての伝送線
路間の信号の位相ズレを良好に調整して、同一周期のサ
イクルに信号スキューを合せることにある。
め、本発明では、複数の伝送線路を用いて信号を並列伝
送する場合に、回路の動作等に必要な本来の信号の伝送
を一旦停止し、所定の同期サイクルを実行し、所定の時
点を基準に各伝送線路間の信号の位相ズレを検出するこ
とにより、各伝送線路を経て受信された信号間に1周期
を越える位相ズレがあっても、その位相ズレを適切に調
整して、同一周期のサイクルに信号スキューを合せるこ
ととする。
間の遅延時間の調整装置は、クロック信号に基づいて周
期的に信号を出力する第1のデバイスと、前記第1のデ
バイスに接続され、前記第1のデバイスの出力信号が同
時に伝送される複数の伝送線路と、前記各伝送線路の信
号を受ける第2のデバイスと、前記複数の伝送線路に対
応して前記伝送線路と同数設けられ且つ対応する伝送線
路に平行に且つ隣接して配置され、前記第2のデバイス
が受信した各伝送線路の信号を前記第1のデバイスに戻
す複数のリターン線路と、前記第1のデバイスから前記
複数の伝送線路を経て前記第2のデバイスに至る経路の
途中に配置され、信号の伝搬を遅らせる信号遅延手段
と、前記クロック信号の1周期を越える所定の同期サイ
クルを設定する同期サイクル設定手段と、前記同期サイ
クル設定手段により設定された同期サイクル内の期間に
おいて、前記第1のデバイスから前記クロック信号に基
づいて周期的に同時出力された前記信号であって且つ前
記第2のデバイスが受信した各伝送線路の信号間の遅延
量を検出する遅延量検出手段と、前記遅延量検出手段が
検出した各伝送線路の信号間の遅延量に基いて前記信号
遅延手段を制御する制御手段とを備え、前記同期サイク
ル設定手段、前記遅延量検出手段及び前記制御手段は、
前記第1のデバイスに配置され、前記各伝送線路への信
号の伝送はパリティを付加して行われ、前記同期サイク
ル設定手段は、前記パリティに基いて、第2のデバイス
が受けた信号の伝送エラーを検出し、この伝送エラーが
検出された時、同期サイクルを設定することを特徴とす
る。
の複数伝送線路間の遅延時間の調整装置において、同期
サイクルの終了後、伝送エラーが検出された信号の再送
が行われることを特徴とする。
延時間の調整装置は、クロック信号に基づいて周期的に
信号を出力する第1のデバイスと、前記第1のデバイス
に接続され、前記第1のデバイスの出力信号が同時に伝
送される複数の伝送線路と、前記各伝送線路の信号を受
ける第2のデバイスと、前記複数の伝送線路に対応し て
前記伝送線路と同数設けられ且つ対応する伝送線路に平
行に且つ隣接して配置され、前記第2のデバイスが受信
した各伝送線路の信号を前記第1のデバイスに戻す複数
のリターン線路と、前記第1のデバイスから前記複数の
伝送線路を経て前記第2のデバイスに至る経路の途中に
配置され、信号の伝搬を遅らせる信号遅延手段と、前記
クロック信号の1周期を越える所定の同期サイクルを設
定する同期サイクル設定手段と、前記同期サイクル設定
手段により設定された同期サイクル内の期間において、
前記第1のデバイスから前記クロック信号に基づいて周
期的に同時出力された前記信号であって且つ前記第2の
デバイスが受信した各伝送線路の信号間の遅延量を検出
する遅延量検出手段と、前記遅延量検出手段が検出した
各伝送線路の信号間の遅延量に基いて前記信号遅延手段
を制御する制御手段とを備え、前記同期サイクル設定手
段、前記遅延量検出手段及び前記制御手段は、前記第1
のデバイスに配置され、前記各伝送線路への信号の伝送
は、ビット修正可能なパリティを付加して行われ、前記
同期サイクル設定手段は、前記パリティに基いて、第2
のデバイスが受けた信号の伝送エラーを検出し、この伝
送エラーが検出された時、同期サイクルを設定すること
を特徴とする。
の複数伝送線路間の遅延時間の調整装置において、伝送
エラーが検出された信号のビット修正が行われ、このエ
ラーが検出された信号の再送は行われないことを特徴と
する。
延時間の調整装置は、クロック信号に基づいて周期的に
信号を出力する第1のデバイスと、前記第1のデバイス
に接続され、前記第1のデバイスの出力信号が同時に伝
送される複数の伝送線路と、前記各伝送線路の信号を受
ける第2のデバイスと、前記複数の伝送線路に対応して
前記伝送線路と同数設けられ且つ対応する伝送線路に平
行に且つ隣接して配置され、前記第2のデバイスが受信
した各伝送線路の信号を前記第1のデバイスに戻す複数
のリターン線路と、前記第1のデバイスから前記複数の
伝送線路を経て前記第2のデバイスに至る経路の途中に
配置され、信号の伝搬を遅らせる信号遅延手段と、前記
クロック信号の1周期を越える所定の同期サイクルを設
定する同期サイクル設定手段と、前記同期サイクル設定
手段により設定された同期サイクル内の期間において、
前記第1のデバイスから前記クロック信号に基づいて周
期的に同時出力された前記信号であって且つ前記第2の
デバイスが受信した各伝送線路の信号間の遅延量を検出
する遅延量検出手段と、前記遅延量検出手段が検出した
各伝送線路の信号間の遅延量に基いて前記信号遅延手段
を制御する制御手段とを備え、前記同期サイクル設定手
段、前記遅延量検出手段及び前記制御手段は、前記第1
のデバイスに配置され、前記第1のデバイス、第2のデ
バイス及び複数の伝送線路の少くとも一箇所に温度セン
サーが配置され、前記同期サイクル設定手段は、前記温
度センサーが所定温度以上の変化を検出した時、同期サ
イクルを設定することを特徴とする。
延時間の調整装置は、クロック信号に基づいて周期的に
信号を出力する第1のデバイスと、前記第1のデバイス
に接続され、前記第1のデバイスの出力信号が同時に伝
送される複数の伝送線路と、前記各伝送線路の信号を受
ける第2のデバイスと、前記複数の伝送線路に対応して
前記伝送線路と同数設けられ且つ対応する伝送線路に平
行に且つ隣接して配置され、前記第2のデバイスが受信
した各伝送線路の信号を前記第1のデバイスに戻す複数
のリターン線路と、前記第1のデバイスから前記複数の
伝送線路を経て前記第2のデバイスに至る経路の途中に
配置され、信号の伝搬を遅らせる信号遅延手段と、前記
クロック信号の1周期を越える所定の同期サイクルを設
定する同期サイクル設定手段と、前記同期サイクル設定
手段により設定された同期サイクル内の期間において、
前記第1のデバイスから前記クロック信号に基づいて周
期的に同時出力された前記信号であって且つ前記第2の
デバイスが受信した各伝送線路の信号間の遅延量を検出
する遅延量検出手段と、前記遅延量検出手段が検出した
各伝送線路の信号間の遅延量に基いて前記信号遅延手段
を制御する制御手段とを備え、前記同期サイクル設定手
段、前記遅延量検出手段及び前記制御手段は、前記第1
のデバイスに配置され、前記同期サイクル設定手段によ
る同期サイクルの設定は、別途に付加した専用の伝送線
路に同期信号を伝送することにより、行われることを特
徴とする。
延時間の調整装置は、クロック信号に基づいて周期的に
信号を出力する第1のデバイスと、前記第1のデバイス
に接続され、前記第1のデバイスの出力信号が同時に伝
送される複数の伝送線路と、前記各伝送線路の信号を受
ける第2のデバイスと、前記複数の伝送線路に対応して
前記伝送線路と同数設けられ且つ対応する伝送線路に平
行に且つ隣接して配置され、前記第2のデバイスが受信
した各伝送線路の信号を前記第1のデバイスに戻す複数
のリターン線路と、前記第1のデバイスから前記複数の
伝送線路を経て前記第2のデバイスに至る経路の途中に
配置され、信号の伝搬を遅らせる信号遅延手段と、前記
クロック信号の1周期を越える所定の同期サイクルを設
定する同期サイクル設定手段と、前記同期サイクル設定
手段により設定された同期サイクル内の期間において、
前記第1のデバイスから前記クロック信号に基づいて周
期的に同時出力された前記信号であって且つ前記第2の
デバイスが受信した各伝送線路の信号間の遅延量を検出
する遅延量検出手段と、前記遅延量検出手段が検出した
各伝送線路の信号間の遅延量に基いて前記信号遅延手段
を制御する制御手段とを備え、前記同期サイクル設定手
段、前記遅延量検出手段及び前記制御手段は、前記第1
のデバイスに配置され、前記同期サイクル設定手段によ
る同期サイクルの設定は、前記各伝送線路に同時伝送さ
れる信号を、所定期間の間、所定の電位レベルに固定す
ることにより、行われることを特徴とする。
送線路を用いて周期的に信号を並列伝送する場合に、信
号の伝送エラーがパリティーに基いて検出された時、又
は温度センサーが所定温度以上の変化を検出した時にお
いて、同期サイクル設定用の専用伝送線路や伝送すべき
本来の信号伝送用の伝送線路を用いてクロック信号の1
周期を越える所定の同期サイクルを設定し、この同期サ
イクル内の期間において第1のデバイスからの出力信号
が同一時点で複数の伝送線路に伝送され、この伝送され
た各伝送線路の信号は第2のデバイスで受信される。そ
の後、複数のリターン線路を経て再び第1のデバイスに
戻されると、遅延量検出手段がこれ等伝送線路を経て受
信された信号間の遅延量を検出する。ここに、既述のよ
うに同期サイクルの期間をクロック信号の1周期を越え
る期間(例えばクロック信号の複数周期)とした上で、
前記同期サイクル内で各伝送線路に伝送された信号間の
遅延量を検出するので、何れかの伝送線路の信号の伝搬
遅延量がたとえクロック信号の1周期を越える長い遅延
量であっても、これ等複数の伝送線路を経て受信された
信号を同一周期のサイクルに同期させることが可能であ
る。
検出に必要な同期サイクル設定手段、遅延量検出手段及
び制御手段が、各伝送線路に信号を同時出力する第1の
デバイスに配置されるので、これ等の制御を1箇所で集
中して行うことが可能である。
に基いて説明する。
間の遅延時間の調整装置を示す。
5の5本の伝送線路、2及び3は前記伝送線路1a〜1
eを介して相互に接続される第1及び第2のLSI(第
1及び第2のデバイス)である。前記第1のLSI2に
は、例えばプロセッサ又はDSPで構成され且つ同時に
4個のデータを発生するデータ発生手段4と、このデー
タ発生手段4が発生したデータ(信号)を前記5本の伝
送線路のうち第5の伝送線路1eを除く4本の伝送線路
1a〜1dに出力するデータ出力手段5とが備えられ
る。尚、データ出力手段5は、後述するように、第5の
伝送線路1eに同期信号を出力する。
ないし第4の伝送線路1a〜1dに伝送されたデータ及
び第5の伝送線路1eに伝送された同期信号を受けるデ
ータ入力手段6と、この受けた4個のデータを保持する
データ保持手段7とが備えられる。前記データ保持手段
7は例えばメモリで構成される。
が異なる。
等の同数のリターン線路90a〜90eが平行して配置
される。各リターン線路90a〜90eは、対応する伝
送線路1a〜1eの図中左側に隣接して配置されると共
に、その一端部は、第2のLSI3の内部で、対応する
伝送線路の一端部と接続される。これ等の構成により、
後述する同期サイクルでは、第1のLSI2から伝送線
路1a〜1eを経て第2のLSI3に同時伝送された複
数の信号は、リターン線路90a〜90eを経て第1の
LSI2に戻される。前記各リターン線路90a〜90
eは、対応する伝送線路1a〜1eに平行して隣接す
る。
部には、各々、終端抵抗100、101を介して所定電
圧が常時印加される。
る複数の信号間の位相ズレを検出するために、マスター
15、同期イベント発生手段16、同期信号発生手段1
7、同期検出手段18及び遅延値設定手段19が備えら
れる。
線路1a〜1eに配置されたタイミング調整機構(信号
遅延手段)10a〜10eが配置される。これ等のタイ
ミング調整機構10a〜10eは、対応する伝送線路の
信号の伝搬遅延時間を変更する。
相互に同一構成であり、その内部構成を図2に例示す
る。同図(a)では、遅延時間τを持つ6個のインバー
タ遅延回路(遅延素子)20a〜20fが直列に接続さ
れ、これ等6個の遅延回路20a〜20fをバイパスす
る線路20gと、第1段目の遅延回路20aのみを通る
線路20hと、第1及び第2段目の遅延回路20a、2
0bを通る線路20iと、第3段目までの遅延回路20
a〜20cを通る線路20jと、第4段目までの遅延回
路20a〜20dを通る線路20kと、第5段目までの
遅延回路20a〜20eを通る線路20lと、全ての遅
延回路20a〜20fを通る線路20mとを有し、これ
等7つの線路20g〜20mの何れかをセレクタ(選択
回路)21で選択して、対応する伝送線路の遅延量を7
段階に調整する構成である。このセレクタ21は、後述
する遅延値設定手段19からの遅延値設定信号により制
御される。尚、遅延回路の数は6個に限定されない。ま
た、タイミング調整機構10a〜10eの構成は図2
(a)に限定されず、その他、例えば同図(b)に示す
ように、長さが異なる複数の線路(遅延素子)を複数個
(図では4個)のセレクタ(選択回路)22で選択し、
各々選択した線路を直列に接続して、その線路長の長短
で伝送線路の遅延量を調整する構成としてもよい。更
に、同図(c)に示すように、複数個(同図では3個)
の遅延素子23とこれ等をバイパスする線路と、これ等
を選択する複数個(同図では3個)のセレクタ(選択回
路)24とを設けて、直列接続する遅延素子23の数で
伝送線路の遅延量を調整する構成としてもよい。
5は、前記第2のLSI3内のデータ入力手段6から信
号を受け、このデータ入力手段6が受ける各伝送線路1
a〜1dからのデータに基いて、又は周期的に、各デー
タの位相ズレを調整するために同期サイクルに移行する
か否かを判断し、同期サイクルに移行すると判断した時
に同期サイクル判定信号を出力する。
前記マスター15が同期サイクルに移行すると判断した
時、その同期サイクル判定信号を受けて同期サイクル信
号を発生する。前記同期信号発生手段17は、前記同期
イベント発生手段16が発生した同期サイクル信号を受
けて、図6に示す同期信号をデータ出力手段5に出力す
る。本実施の形態では、図6に示したように、同期信号
がLレベルの期間が同期サイクルである。前記データ出
力手段5は、この同期信号を第5の伝送線路1eに出力
する。前記データ発生手段4は、前記同期イベント発生
手段16が発生した同期サイクル信号を受けて、図6に
示すように周期的な信号A〜Dを同時に発生する。これ
等の信号A〜Dの発生時点は、図6に示すように、同期
信号の発生時点よりも所定期間遅れている。前記発生し
た信号A〜Dは、データ出力手段5により、第1〜第4
の伝送線路1a〜1dに伝送される。
期サイクルにおいて、伝送線路1a〜1eに伝送された
データ及び同期信号が更にリターン線路90a〜90e
を介して第1のLSI2に戻った際に、これ等の同期信
号及びデータを受けて、その同期信号を検出し、この検
出時点を基準に前記受信した4個のデータの遅延量τ1
〜τ4を算出する。この同期検出手段(遅延量検出手
段)18の構成を図3に示す。尚、同図では、データA
に対する構成のみを示しており、データB〜Dに対する
構成については省略している。同図において、同期検出
手段18は、所定の遅延時間τを持つ6個の遅延器60
a〜60fが直列に接続され、第1段目の遅延器60a
には同期信号が入力される。また、同期検出手段18
は、7個の2入力型のAND回路71a〜71gを持
ち、第1のAND回路71aは前記同期信号とデータA
とが入力される。第2ないし第7のAND回路71b〜
71gは、第1ないし第6段目の遅延器60a〜60f
に対応し、各々、対応する遅延器の出力とデータAとが
入力される。従って、図4の例では、第3段目と第4段
目の遅延器60c、60dの出力、即ち、同期信号を時
間3τ及び時間4τだけ遅延した両信号の立ち下がり時
の間でデータAが各AND回路71a〜71gに入力さ
れるので、同図に示すように、第1ないし第4のAND
回路71a〜71dのみの出力が”H”レベル、残りの
第5ないし第7のAND回路71a〜71dの出力が”
L”レベルとなり、これ等7個のAND回路の出力状態
の組合せ(1111000)が、同期信号に対してデー
タAの遅延時間は3τであることを示す。同様に、例え
ば前記組合せが(1111100)では遅延時間は4
τ、(1110000)では2τ、(1100000)
ではτ、(1000000)では遅延時間は”0”と検
出される。
手段)15は、前記同期検出手段18が検出した各伝送
線路1a〜1eでのデータの遅延量τ1〜τ4を受け、
これ等の遅延量τ1〜τ4に基づいて、第1ないし第4
の伝送線路1a〜1dに挿入すべき遅延値τA〜τDを
各々決定する。このマスター15の動作の詳細は図5に
示したフローチャートを用いて後述する。
ター15が決定した各遅延値τA〜τDを受け、これ等
の遅延値τA〜τDを、対応する伝送線路1a〜1dに
挿入するように、前記各タイミング調整機構10a〜1
0dに数ビットの遅延値設定信号を出力する。各タイミ
ング調整機構10a〜10では、図2(a)に示すよう
に、例えば前記遅延値設定信号が2τの遅延量の設定を
指示する場合には、2個の遅延回路20a、20bを通
る線路20iを選択するように、セレクタ21が前記遅
延値設定信号により選択動作する。前記マスター(遅延
量決定手段)15及び遅延値設定手段19により、本発
明の制御手段45を構成する。
5及び遅延値設定手段19の動作の詳細を図5のフロー
チャートに基づいて説明する。
ー15が同期サイクルに入ると判断する。この判断は、
例えば所定時間の経過毎に行われる。この判断時には、
同期イベント発生手段16が同期サイクル信号を出力
し、同期イベントが開始される。ステップS2では、同
期イベントの開始により、同期サイクルが開始される。
即ち、同期信号発生手段17が図6に示す“LOW”レ
ベルの同期信号を発生する。この“LOW”レベルの期
間はクロック信号の1周期を越える期間、具体的には図
6に示すようにクロック信号の4周期分であって、この
期間が同期サイクルである。また、データ発生手段4
は、前記“LOW”レベルの同期信号の出力後の所定期
間(例えばクロック信号の1周期の期間)の経過後に、
同図に示す試験用のデータA〜Dを発生し、これ等のデ
ータA〜D及び同期信号がデータ出力手段5から第1〜
第5の伝送線路1a〜1eに伝送される。
18が、前記“LOW”レベルの同期信号を第5の伝送
線路1e及びこれに対応するリターン線路90eを経て
受信したか否かを判断し、この同期信号の受信が検出さ
れると、ステップS4で、この同期信号の受信時を、各
伝送線路1a〜1dでの信号の遅延量の算出の基準点τ
oとする。
出手段18が、第1ないし第4の伝送線路1a〜1d及
びリターン線路90a〜90dを経た4つのデータA、
B、C、Dが内部に到達したか否かを検出し、各データ
が到達すれば、ステップS9〜S12で、各々、前記同
期信号の受信時τoから各データの到達時までの時間τ
1〜τ4を算出する。
3で、マスター(遅延量決定手段)15が前記時間τ1
〜τ4のうち最も長い時間(図6では時間τ1)を抽出
し、この時間τ1を最大時間τmax とする。次に、ステ
ップ14〜S17では、マスター15が前記最大時間τ
max と前記各時間τ1〜τ4との差の半分値を演算し、
その結果得られる各データA〜D間の位相ズレを、各
々、τA(=(τmax-τ1)/2=0)、τB(=(τ
max-τ2)/2)、τC(=(τmax-τ3)/2)、τ
D(=(τmax-τ4)/2)とする。続いて、ステップ
S18〜S21では、遅延値設定手段19が、前記得ら
れた位相ズレτA、τB、τC及びτDを第1ないし第
4の伝送線路1a〜1dに挿入すべき遅延時間として設
定すると共に、第1ないし第4の伝送線路1a〜1dの
タイミング調整機構10a〜10dを、一旦遅延値を”
0”にリセットした後、この挿入すべき遅延時間τA〜
τDに制御すると共に、必要に応じて同期信号の基準点
τoを調整するようにタイミング調整機構10eを制御
して、第5の伝送線路1eの遅延量を調整する。その
後、同期サイクルを終了する。
ー15がどのように判断するかの詳細を説明する。前記
マスター15は既述したように所定周期毎、即ち、所定
時間を計測し、その時間経過毎に同期サイクルに入ると
判断する。例えば、1Wの電力のLSIでは、100ms
ecで1℃変化する場合があるので、100msec毎に同期
サイクルを実行する。マスター15は、その他、次のよ
うにも判断できる。即ち、伝送線路1a〜1dの複数ビ
ットのデータにパリティが付加される場合に、そのビッ
トの転送エラーを検出して、同期サイクルに移行すると
判断する。この場合には、同期サイクルの実行後に、転
送エラーが生じたデータの再送が必要である。また、他
の判断の手法としては、ビット修正可能なパリティ機能
をマスター15が備え、ビットの転送エラーの検出時
に、その転送エラーを生じたビットを修正した後、同期
サイクルに移行すると判断する。この場合には、転送エ
ラーが生じたデータの再送は不要である。更に、他の判
断手法としては、第1及び第2のLSI2、LSI3並
びに伝送線路1a〜1eの少くとも1箇所に温度センサ
ーを配置し、所定温度変化した時点で同期サイクルを実
行する。例えば、温度が10℃だけ変化すると、信号ス
キューは数ナノsec ズレを生じるので、10℃の温度変
化毎に同期サイクルを実行する。
を設定し、この同期サイクルの期間をクロック信号の1
周期を越える期間(例えば、クロック信号の複数周期)
に調整すれば、この同期サイクル内において、各伝送線
路1a〜1dを経た各信号A〜D間の伝搬遅延時間の差
を検出でき、その遅延時間差に等しい遅延値を、対応す
る伝送線路1a〜1dに挿入できるので、図7(a)に
示すように、例えば、信号Aに対し、信号Bがクロック
信号の1周期未満の遅延時間を持ち、信号Cがクロック
信号の1周期以上長い遅延時間を持つ場合であっても、
同図(b)に示すように、信号B及び信号Cの双方を信
号Aと同一のクロック周期内に調整することが可能であ
る。
ーラであり、第2のLSI3がメモリであって、タイミ
ング調整機構10a〜10e、マスター15、同期イベ
ント発生手段16、同期信号発生手段17、同期検出手
段18及び遅延値設定手段19が前記第1のLSI2
(メモリコントローラ)に集約されているので、この一
方のLSI2だけで同期サイクルの設定及び複数の信号
間の位相ズレの検出が可能である。しかも、メモリであ
る第2のLSI3の構成が簡易になる。
1eにタイミング調整機構10eを配置したが、この伝
送線路1eは、同期信号(即ち、位相ズレを調整すべき
本来の信号とは異なる信号)の伝送用であるので、この
タイミング調整機構10eは省略しても構わない。
LSI2、3間で複数の信号を伝送する場合を説明した
が、同一のLSI(1個のチップ)内に第1のデバイス
と第2のデバイスとが配置される場合であっても、この
両者間の信号の伝送に本発明を適用できるのは勿論であ
る。
内で出力する試験用データ及びこのデータの変形例を示
す。前記実施の形態では、同期サイクルを、図6に示し
た”LOW”レベルの同期信号の出力期間としたが、図
8では、同期サイクルは、第5の伝送線路1eに常時出
力されている“HIGH”の同期信号が“LOW”とな
る期間(クロック信号の2周期分の期間)と、その後の
クロック信号の2周期分の期間との合計期間に設定され
る。この同期信号の“HIGH”から“LOW”への立
下り時(同期サイクルの開始時)には、データ発生手段
4は前記同期信号と同一波形の信号を発生し、この信号
はデータ出力手段5により伝送線路1a〜1dに伝送さ
れる(同図では伝送線路1a、1bのみの信号を描いて
いる)。従って、同期信号の“LOW”から“HIG
H”への立上り時には、この時点(同期エッジ)で、伝
送線路1a〜1dには、“LOW”から“HIGH”に
遷移する信号が同時に伝送される。これ等の信号は同期
サイクルの終了まで(即ち、同期エッジ後のクロック信
号の2周期の期間で)“HIGH”を維持する。従っ
て、同期エッジの前後のクロック信号の1周期の期間
(余裕期間)では、各々、伝送線路1a〜1dの信号に
変化は無く、同期検出手段18が前記同期サイクル内で
これ等伝送線路1a〜1dの信号の受信時を各々検出す
れば、2信号間の位相ズレがクロック信号の1周期を越
える場合であっても、これ等信号間の位相ズレを検出で
きる。尚、前記余裕期間をクロック信号の2周期以上の
期間に設定すれば、信号間の位相ズレがクロック信号の
2周期を越える場合であっても、各信号間の遅延量を検
出できる。
では、同期イベント発生手段16が同期サイクル信号を
発生した時は、データ発生手段4は”L”レベルの信号
を発生する。この信号の”L”レベルの状態はクロック
信号の所定周期分(図では6周期分)継続する。この信
号はデータ出力手段5により伝送線路1a〜1dに伝送
される。同期検出手段18は、前記信号の”L”レベル
の状態が6周期継続したことを検出し、この検出時点を
同期サイクルの開始時点と認識する。この例では、同期
サイクルはクロック信号の3周期分の期間とされる。こ
の同期サイクルにおいて、クロック信号の2周期目の同
期エッジでデータ発生手段4が”H”レベルの信号を発
生し、この信号をデータ出力手段5が各伝送線路1a〜
1dに伝送する。この例の利点は、前記実施の形態のよ
うに同期信号を伝送するための特別な伝送線路1eが不
要となる点である。
す。同図は、第1及び第2のLSI2、3が信号の送受
信を所定のプルトコルに従って行う場合を示し、同期サ
イクルを行うプロトコルの出力により、両LSI2、3
が同期サイクルに入る。プロトコルを出力するのはLS
I2及びLSI3の一方、又は他の回路が出力しても構
わない。
図1の遅延時間調整装置に対し、更に、第3のLSI3
0を付加し、この第3のLSI30と第2のLSI3と
を複数の伝送線路1a〜1e及びリターン線路90a〜
90eに並列に接続したものである。第3のLSI30
の内部構成は第2のLSI3と同一である。その他の構
成は、前記図1と同様であるので、同一部分に同一符号
を付して、その説明を省略する。
図1の遅延時間調整装置において、第1のLSI2内に
設けたタイミング調整機構10a〜10e及び遅延値設
定手段19を第2のLSI3内に配置したものである。
他の構成は前記第1の実施の形態と同様である。
図11の遅延時間調整装置において、第1のLSI2内
に設けたタイミング調整機構10a〜10e及び遅延値
設定手段19を、第2及び第3のLSI3、30内に各
々配置したものである。他の構成は前記図11と同様で
ある。
図1の遅延時間調整装置において、終端抵抗100、1
01を削除すると共に、第1ないし第5の伝送線路1a
〜1e及びリターン線路90a〜90eの両端に、各
々、切換スイッチ110、120を配置したものであ
る。通常動作時には、各切換スイッチ110、120
は、対応するリターン線路90a〜90eを、対応する
伝送線路と切り離し、そのリターン線路90a〜90e
の一端部及び他端部を接地して、そのリターン線路90
a〜90eを、対応する伝送線路とこれに隣接する伝送
線路との間の電磁遮蔽線として機能させる一方、同期サ
イクルでは、第2のLSI3内に配置した切換スイッチ
120は、対応するリターン線路の他端部を、対応する
伝送線路の他端部に接続して、伝送された信号をリター
ン線路を経て第1のLSI2に戻し、第1のLSI2内
に配置した切換スイッチ110は、対応するリターン線
路90a〜90eの一端部を同期検出手段18に接続し
て、第1のLSI2に戻ったデータ及び同期信号を同期
検出手段18に入力する。各切換スイッチ110、12
0は、スイッチ制御手段130により制御され、このス
イッチ制御手段130は前記マスター15から指令信号
を受ける。
には、リターン線路90a〜90eは、各々、切換スイ
ッチ110、120により、伝送線路1a〜1eとは切
り離されて、その両端が接地されるので、伝送線路間の
電磁遮蔽線として機能し、隣り合う伝送線路同志に生じ
る誘導電圧が最小になり、クロストークが抑制される効
果を奏する。
前記図14に示した第4の変形例の遅延時間調整装置に
対し、更に、第3のLSI30を付加し、この第3のL
SI30と第2のLSI3とを複数の伝送線路1a〜1
e及びリターン線路90a〜90eに並列に接続したも
のである。第3のLSI30の内部構成は第2のLSI
3と同一である。その他の構成は、前記図14と同様で
あるので、同一部分に同一符号を付して、その説明を省
略する。
図14の遅延時間調整装置において、第1のLSI2内
に設けたタイミング調整機構10a〜10e及び遅延値
設定手段19を第2のLSI3内に配置したものであ
る。他の構成は前記第12の実施の形態と同様である。
図15の遅延時間調整装置において、第1のLSI2内
に設けたタイミング調整機構10a〜10e及び遅延値
設定手段19を、第2及び第3のLSI3、30内に各
々配置したものである。他の構成は前記図15と同様で
ある。
してデータを伝送する場合を説明したが、本願発明は、
各伝送線路に伝送するデータとして、同一のデータ又は
複数の異なるデータを用いる場合の双方を含み、更に
は、各伝送線路に伝送する信号として同一のクロック信
号を用いる場合も含むのは勿論である。
線路間の遅延時間の調整装置及び調整方法によれば、複
数の伝送線路を用いて各伝送線路に周期的に信号を並列
伝送する場合に、信号の伝送エラーがパリティーに基い
て検出された時や、温度センサーが所定温度以上の変化
を検出した時において、同期サイクル設定用の専用伝送
線路や伝送すべき本来の信号伝送用の伝送線路を用いて
所定の同期サイクルを設定し、この同期サイクルの期間
をクロック信号の1周期を越える期間(例えばクロック
信号の複数周期)とした上で、この同期サイクル内の期
間において第1のデバイスから各伝送線路に信号を伝送
し、この伝送した信号を第2のデバイスで受信した後、
リターン線路を経て第1のデバイスに戻すので、この各
信号間の遅延量(位相ズレ)が、たとえクロック信号の
1周期を越えた長い遅延量であっても、これ等の遅延量
を良好に検出でき、これ等複数の伝送線路を経て受信さ
れた信号を同一周期のサイクルに同期させることが可能
である。
検出に必要な同期サイクル設定手段、遅延量検出手段及
び制御手段を、信号を各伝送線路に同時出力する第1の
デバイスに配置したので、これ等の制御を1箇所で集中
して行うことが可能であると共に、信号を受信する第2
のデバイスの構成を簡易にできる。
延時間の調整装置の全体構成を示す図である。
機構の構成を示す図、同図(b)は同タイミング調整機
構の他の構成を示す図、同図(c)は同タイミング調整
機構の更に他の構成を示す図である。
図である。
る。
の信号間の遅延量の検出、及び挿入すべき遅延量の決定
の具体例のフローチャートを示す図である。
の信号間の遅延量の検出、及び挿入すべき遅延量の決定
の様子を説明する図である。
明する図、(b)は本実施の形態の効果の説明図であ
る。
る。
る。
る。
る。
る。
る。
る。
る。
る。
段) 15 マスター(同期サイクル設定手
段)(遅延量決定手段) 16 同期イベント発生手段 17 同期信号発生手段 18 同期検出手段 19 遅延値設定手段 21、22、24 セレクタ(選択回路) 23 遅延素子 30 第3のLSI 45 制御手段 50 遅延量検出手段 51 遅延量決定手段 90a〜90e リターン線路 100、101 終端抵抗 110、120 切換スイッチ 130 スイッチ制御手段
Claims (7)
- 【請求項1】 クロック信号に基づいて周期的に信号を
出力する第1のデバイスと、 前記第1のデバイスに接続され、前記第1のデバイスの
出力信号が同時に伝送される複数の伝送線路と、 前記各伝送線路の信号を受ける第2のデバイスと、前記複数の伝送線路に対応して前記伝送線路と同数設け
られ且つ対応する伝送線路に平行に且つ隣接して配置さ
れ、 前記第2のデバイスが受信した各伝送線路の信号を
前記第1のデバイスに戻す複数のリターン線路と、 前記第1のデバイスから前記複数の伝送線路を経て前記
第2のデバイスに至る経路の途中に配置され、信号の伝
搬を遅らせる信号遅延手段と、 前記クロック信号の1周期を越える所定の同期サイクル
を設定する同期サイクル設定手段と、 前記同期サイクル設定手段により設定された同期サイク
ル内の期間において、 前記第1のデバイスから前記クロック信号に基づいて周
期的に同時出力された前記信号であって且つ前記第2の
デバイスが受信した各伝送線路の信号間の遅延量を検出
する遅延量検出手段と、 前記遅延量検出手段が検出した各伝送線路の信号間の遅
延量に基いて前記信号遅延手段を制御する制御手段とを
備え、 前記同期サイクル設定手段、前記遅延量検出手段及び前
記制御手段は、前記第1のデバイスに配置され、 前記各伝送線路への信号の伝送はパリティを付加して行
われ、 前記同期サイクル設定手段は、 前記パリティに基いて、第2のデバイスが受けた信号の
伝送エラーを検出し、この伝送エラーが検出された時、
同期サイクルを設定することを特徴とする複数伝送線路
間の遅延時間の調整装置。 - 【請求項2】 同期サイクルの終了後、伝送エラーが検
出された信号の再送が行われることを特徴とする請求項
1記載の複数伝送線路間の遅延時間の調整装置。 - 【請求項3】 クロック信号に基づいて周期的に信号を
出力する第1のデバイスと、 前記第1のデバイスに接続され、前記第1のデバイスの
出力信号が同時に伝送される複数の伝送線路と、 前記各伝送線路の信号を受ける第2のデバイスと、前記複数の伝送線路に対応して前記伝送線路と同数設け
られ且つ対応する伝送線路に平行に且つ隣接して配置さ
れ、 前記第2のデバイスが受信した各伝送線路の信号を
前記第1のデバイスに戻す複数のリターン線路と、 前記第1のデバイスから前記複数の伝送線路を経て前記
第2のデバイスに至る経路の途中に配置され、信号の伝
搬を遅らせる信号遅延手段と、 前記クロック信号の1周期を越える所定の同期サイクル
を設定する同期サイクル設定手段と、 前記同期サイクル設定手段により設定された同期サイク
ル内の期間において、前記第1のデバイスから前記クロ
ック信号に基づいて周期的に同時出力された前記信号で
あって且つ前記第2のデバイスが受信した各伝送線路の
信号間の遅延量を検出する遅延量検出手段と、 前記遅延量検出手段が検出した各伝送線路の信号間の遅
延量に基いて前記信号遅延手段を制御する制御手段とを
備え、 前記同期サイクル設定手段、前記遅延量検出手段及び前
記制御手段は、前記第1のデバイスに配置され、 前記各伝送線路への信号の伝送は、ビット修正可能なパ
リティを付加して行われ、 前記同期サイクル設定手段は、 前記パリティに基いて、第2のデバイスが受けた信号の
伝送エラーを検出し、この伝送エラーが検出された時、
同期サイクルを設定することを特徴とする複数伝送線路
間の遅延時間の調整装置。 - 【請求項4】 伝送エラーが検出された信号のビット修
正が行われ、このエラーが検出された信号の再送は行わ
れないことを特徴とする請求項3記載の複数伝送線路間
の遅延時間の調整装置。 - 【請求項5】 クロック信号に基づいて周期的に信号を
出力する第1のデバイスと、 前記第1のデバイスに接続され、前記第1のデバイスの
出力信号が同時に伝送される複数の伝送線路と、 前記各伝送線路の信号を受ける第2のデバイスと、前記複数の伝送線路に対応して前記伝送線路と同数設け
られ且つ対応する伝送線路に平行に且つ隣接して配置さ
れ、 前記第2のデバイスが受信した各伝送線路の信号を
前記第1のデバイスに戻す複数のリターン線路と、 前記第1のデバイスから前記複数の伝送線路を経て前記
第2のデバイスに至る経路の途中に配置され、信号の伝
搬を遅らせる信号遅延手段と、 前記クロック信号の1周期を越える所定の同期サイクル
を設定する同期サイクル設定手段と、 前記同期サイクル設定手段により設定された同期サイク
ル内の期間において、前記第1のデバイスから前記クロ
ック信号に基づいて周期的に同時出力された前記信号で
あって且つ前記第2のデバイスが受信した各伝送線路の
信号間の遅延量を検出する遅延量検出手段と、 前記遅延量検出手段が検出した各伝送線路の信号間の遅
延量に基いて前記信号遅延手段を制御する制御手段とを
備え、 前記同期サイクル設定手段、前記遅延量検出手段及び前
記制御手段は、前記第1のデバイスに配置され、 前記第1のデバイス、第2のデバイス及び複数の伝送線
路の少くとも一箇所に温度センサーが配置され、 前記同期サイクル設定手段は、 前記温度センサーが所定温度以上の変化を検出した時、
同期サイクルを設定することを特徴とする複数伝送線路
間の遅延時間の調整装置。 - 【請求項6】 クロック信号に基づいて周期的に信号を
出力する第1のデバイスと、 前記第1のデバイスに接続され、前記第1のデバイスの
出力信号が同時に伝送される複数の伝送線路と、 前記各伝送線路の信号を受ける第2のデバイスと、前記複数の伝送線路に対応して前記伝送線路と同数設け
られ且つ対応する伝送線路に平行に且つ隣接して配置さ
れ、 前記第2のデバイスが受信した各伝送線路の信号を
前記第1のデバイスに戻す複数のリターン線路と、 前記第1のデバイスから前記複数の伝送線路を経て前記
第2のデバイスに至る経路の途中に配置され、信号の伝
搬を遅らせる信号遅延手段と、 前記クロック信号の1周期を越える所定の同期サイクル
を設定する同期サイクル設定手段と、 前記同期サイクル設定手段により設定された同期サイク
ル内の期間において、前記第1のデバイスから前記クロ
ック信号に基づいて周期的に同時出力された前記信号で
あって且つ前記第2のデバイスが受信した各伝送線路の
信号間の遅延量を検出する遅延量検出手段と、 前記遅延量検出手段が検出した各伝送線路の信号間の遅
延量に基いて前記信号遅延手段を制御する制御手段とを
備え、 前記同期サイクル設定手段、前記遅延量検出手段及び前
記制御手段は、前記第1のデバイスに配置され、 前記同期サイクル設定手段による同期サイクルの設定
は、 別途に付加した専用の伝送線路に同期信号を伝送するこ
とにより、行われることを特徴とする複数伝送線路間の
遅延時間の調整装置。 - 【請求項7】 クロック信号に基づいて周期的に信号を
出力する第1のデバイスと、 前記第1のデバイスに接続され、前記第1のデバイスの
出力信号が同時に伝送される複数の伝送線路と、 前記各伝送線路の信号を受ける第2のデバイスと、前記複数の伝送線路に対応して前記伝送線路と同数設け
られ且つ対応する伝送線路に平行に且つ隣接して配置さ
れ、 前記第2のデバイスが受信した各伝送線路の信号を
前記第1のデバイスに戻す複数のリターン線路と、 前記第1のデバイスから前記複数の伝送線路を経て前記
第2のデバイスに至る経路の途中に配置され、信号の伝
搬を遅らせる信号遅延手段と、 前記クロック信号の1周期を越える所定の同期サイクル
を設定する同期サイクル設定手段と、 前記同期サイクル設定手段により設定された同期サイク
ル内の期間において、前記第1のデバイスから前記クロ
ック信号に基づいて周期的に同時出力された前記信号で
あって且つ前記第2のデバイスが受信した各伝送線路の
信号間の遅延量を検出する遅延量検出手段と、 前記遅延量検出手段が検出した各伝送線路の信号間の遅
延量に基いて前記信号遅延手段を制御する制御手段とを
備え、 前記同期サイクル設定手段、前記遅延量検出手段及び前
記制御手段は、前記第1のデバイスに配置され、 前記同期サイクル設定手段による同期サイクルの設定
は、 前記各伝送線路に同時伝送される信号を、所定期間の
間、所定の電位レベルに固定することにより、行われる
ことを特徴とする複数伝送線路間の遅延時間の調整装
置。
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