JP3330545B2 - 複数伝送線路間の遅延時間の調整装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高速な信号伝送で
あって複数の伝送線路を利用して、この伝送線路に同時
に信号を伝送する場合に、各伝送線路毎に異なる遅延時
間を調整する複数伝送線路間の遅延時間調整装置の改良
に関する。

【０００２】

【従来の技術】一般に、複数の信号伝送線路では、その
各々が持つ信号伝搬遅延時間が相互に異なるため、伝搬
する信号にスキュー（ｓｋｅｗ）が発生する。例えば、
複数のデータを同一の受信部に伝送する場合には、これ
等のデータが受信部に到達した時点相互に差異が生じ
る。また、同一の信号（例えばクロック信号等）を複数
の受信部に伝送する場合にも、各受信部が前記信号を受
信する時点には相互に差異がある。このスキューは、１
個のＬＳＩの内部で信号伝送をする場合、及び複数個の
ＬＳＩ間で信号を伝送する場合の何れでも生じる。スキ
ューが生じると、ＬＳＩの誤動作を生じることがある。

【０００３】このため、従来では、例えば特開平７−７
３１１８号公報に開示されるように、同期回路を設け
て、複数の伝送線路を経て受信された信号間に位相ズレ
が生じたときには、最も遅れた１つの伝送線路の信号を
基準に、他の伝送線路に所定の遅延素子を配置して、位
相ズレを吸収することにより、これ等信号間の位相ズレ
の調整している。

【０００４】また、従来、例えば特開平６−５４０１６
号公報に開示されるものでは、複数のデータをこれと同
数の伝送線路を用いて伝送する場合に、これ等データの
受信部（フリップフロップ）でのデータの取り込みタイ
ミング、即ちこれ等フリップフロップへのクロック信号
の入力時期を調整可能とし、全てのデータが受信した後
にクロック信号を入力することにより、複数のデータを
同時に受信部で受信する構成を採用している。

【０００５】

【発明が解決しようとする課題】ところで、近年のＬＳ
Ｉ等の動作の高速化に伴い、複数本の伝送線路を用いて
並列にデータを転送する場合に、転送レートが５５０Ｍ
Ｂ／秒（即ち、２５０ＭＨｚ）以上の高速な信号伝送を
必要とするものも出てきており、例えば、５００ＭＨｚ
の信号伝送では、１サイクルは２ナノ秒以下となる。

【０００６】しかしながら、このような高速動作するＬ
ＳＩ等において、信号スキューによる位相ズレを調整す
る場合に、前記従来の技術を適用することはできない。

【０００７】即ち、前者の従来技術では、複数箇所で受
信された信号波形間の位相差を検出するので、クロック
信号の１周期をＴとすると、受信された信号波形間の位
相ズレがＴ／２未満の場合には、その位相ズレを調整で
きるものの、例えば図１８（ａ）に示すように、３つの
信号Ａ、Ｂ、Ｃのうち、２つの信号Ａ、Ｃ間の位相ズレ
がＴ／２を越えて、Ｔ＋τ2 となると、同図（ｂ）に示
すように、信号Ｃは信号Ａに対して１周期Ｔだけズレて
調整されることになる。このような事態は、例えば、伝
送線路間に１０cmの長さのズレがあれば、４０ｐＦの負
荷で２ナノ秒の位相ズレとなり、この位相ズレは前記５
００ＭＨｚの信号伝送では１サイクル以上であるため、
容易に想定し得ることが判る。

【０００８】また、後者の従来技術では、複数のデータ
の受信後にクロック信号を受信するように前記クロック
信号の受信タイミングを調整する構成であるため、何れ
かのデータの位相遅れが１周期を越える場合には、この
データの受信時点で他のデータは既に次周期の値に変化
していることがあり、従って、各フリップフロップへの
データ取り込み時期を同一時期に調整することが不可能
である。以上のことから、前記２つの従来技術では、高
速動作するＬＳＩ等での信号スキューを解決することは
不可能となる。

【０００９】本発明は、前記従来の欠点を解消するもの
であり、その目的は、高速に動作するＬＳＩ等におい
て、複数の伝送線路を用いて各伝送線路に信号を同時に
伝送する場合に、その何れかの伝送線路の信号の伝搬遅
延時間が１周期を越える場合であっても、全ての伝送線
路間の信号の位相ズレを良好に調整して、同一周期のサ
イクルに信号スキューを合せることにある。

【００１０】

【課題を解決するための手段】以上の目的を達成するた
め、本発明では、複数の伝送線路を用いて信号を並列伝
送する場合に、回路の動作等に必要な本来の信号の伝送
を一旦停止し、所定の同期サイクルを実行し、所定の時
点を基準に各伝送線路間の信号の位相ズレを検出するこ
とにより、各伝送線路を経て受信された信号間に１周期
を越える位相ズレがあっても、その位相ズレを適切に調
整して、同一周期のサイクルに信号スキューを合せるこ
ととする。

【００１１】即ち、請求項１記載の発明の複数伝送線路
間の遅延時間の調整装置は、クロック信号に基づいて周
期的に信号を出力する第１のデバイスと、前記第１のデ
バイスに接続され、前記第１のデバイスの出力信号が同
時に伝送される複数の伝送線路と、前記各伝送線路の信
号を受ける第２のデバイスと、前記複数の伝送線路に対
応して前記伝送線路と同数設けられ且つ対応する伝送線
路に平行に且つ隣接して配置され、前記第２のデバイス
が受信した各伝送線路の信号を前記第１のデバイスに戻
す複数のリターン線路と、前記第１のデバイスから前記
複数の伝送線路を経て前記第２のデバイスに至る経路の
途中に配置され、信号の伝搬を遅らせる信号遅延手段
と、前記クロック信号の１周期を越える所定の同期サイ
クルを設定する同期サイクル設定手段と、前記同期サイ
クル設定手段により設定された同期サイクル内の期間に
おいて、前記第１のデバイスから前記クロック信号に基
づいて周期的に同時出力された前記信号であって且つ前
記第２のデバイスが受信した各伝送線路の信号間の遅延
量を検出する遅延量検出手段と、前記遅延量検出手段が
検出した各伝送線路の信号間の遅延量に基いて前記信号
遅延手段を制御する制御手段とを備え、前記同期サイク
ル設定手段、前記遅延量検出手段及び前記制御手段は、
前記第１のデバイスに配置され、前記各伝送線路への信
号の伝送はパリティを付加して行われ、前記同期サイク
ル設定手段は、前記パリティに基いて、第２のデバイス
が受けた信号の伝送エラーを検出し、この伝送エラーが
検出された時、同期サイクルを設定することを特徴とす
る。

【００１２】請求項２記載の発明は、前記請求項１記載
の複数伝送線路間の遅延時間の調整装置において、同期
サイクルの終了後、伝送エラーが検出された信号の再送
が行われることを特徴とする。

【００１３】請求項３記載の発明の複数伝送線路間の遅
延時間の調整装置は、クロック信号に基づいて周期的に
信号を出力する第１のデバイスと、前記第１のデバイス
に接続され、前記第１のデバイスの出力信号が同時に伝
送される複数の伝送線路と、前記各伝送線路の信号を受
ける第２のデバイスと、前記複数の伝送線路に対応し て
前記伝送線路と同数設けられ且つ対応する伝送線路に平
行に且つ隣接して配置され、前記第２のデバイスが受信
した各伝送線路の信号を前記第１のデバイスに戻す複数
のリターン線路と、前記第１のデバイスから前記複数の
伝送線路を経て前記第２のデバイスに至る経路の途中に
配置され、信号の伝搬を遅らせる信号遅延手段と、前記
クロック信号の１周期を越える所定の同期サイクルを設
定する同期サイクル設定手段と、前記同期サイクル設定
手段により設定された同期サイクル内の期間において、
前記第１のデバイスから前記クロック信号に基づいて周
期的に同時出力された前記信号であって且つ前記第２の
デバイスが受信した各伝送線路の信号間の遅延量を検出
する遅延量検出手段と、前記遅延量検出手段が検出した
各伝送線路の信号間の遅延量に基いて前記信号遅延手段
を制御する制御手段とを備え、前記同期サイクル設定手
段、前記遅延量検出手段及び前記制御手段は、前記第１
のデバイスに配置され、前記各伝送線路への信号の伝送
は、ビット修正可能なパリティを付加して行われ、前記
同期サイクル設定手段は、前記パリティに基いて、第２
のデバイスが受けた信号の伝送エラーを検出し、この伝
送エラーが検出された時、同期サイクルを設定すること
を特徴とする。

【００１４】請求項４記載の発明は、前記請求項３記載
の複数伝送線路間の遅延時間の調整装置において、伝送
エラーが検出された信号のビット修正が行われ、このエ
ラーが検出された信号の再送は行われないことを特徴と
する。

【００１５】請求項５記載の発明の複数伝送線路間の遅
延時間の調整装置は、クロック信号に基づいて周期的に
信号を出力する第１のデバイスと、前記第１のデバイス
に接続され、前記第１のデバイスの出力信号が同時に伝
送される複数の伝送線路と、前記各伝送線路の信号を受
ける第２のデバイスと、前記複数の伝送線路に対応して
前記伝送線路と同数設けられ且つ対応する伝送線路に平
行に且つ隣接して配置され、前記第２のデバイスが受信
した各伝送線路の信号を前記第１のデバイスに戻す複数
のリターン線路と、前記第１のデバイスから前記複数の
伝送線路を経て前記第２のデバイスに至る経路の途中に
配置され、信号の伝搬を遅らせる信号遅延手段と、前記
クロック信号の１周期を越える所定の同期サイクルを設
定する同期サイクル設定手段と、前記同期サイクル設定
手段により設定された同期サイクル内の期間において、
前記第１のデバイスから前記クロック信号に基づいて周
期的に同時出力された前記信号であって且つ前記第２の
デバイスが受信した各伝送線路の信号間の遅延量を検出
する遅延量検出手段と、前記遅延量検出手段が検出した
各伝送線路の信号間の遅延量に基いて前記信号遅延手段
を制御する制御手段とを備え、前記同期サイクル設定手
段、前記遅延量検出手段及び前記制御手段は、前記第１
のデバイスに配置され、前記第１のデバイス、第２のデ
バイス及び複数の伝送線路の少くとも一箇所に温度セン
サーが配置され、前記同期サイクル設定手段は、前記温
度センサーが所定温度以上の変化を検出した時、同期サ
イクルを設定することを特徴とする。

【００１６】請求項６記載の発明の複数伝送線路間の遅
延時間の調整装置は、クロック信号に基づいて周期的に
信号を出力する第１のデバイスと、前記第１のデバイス
に接続され、前記第１のデバイスの出力信号が同時に伝
送される複数の伝送線路と、前記各伝送線路の信号を受
ける第２のデバイスと、前記複数の伝送線路に対応して
前記伝送線路と同数設けられ且つ対応する伝送線路に平
行に且つ隣接して配置され、前記第２のデバイスが受信
した各伝送線路の信号を前記第１のデバイスに戻す複数
のリターン線路と、前記第１のデバイスから前記複数の
伝送線路を経て前記第２のデバイスに至る経路の途中に
配置され、信号の伝搬を遅らせる信号遅延手段と、前記
クロック信号の１周期を越える所定の同期サイクルを設
定する同期サイクル設定手段と、前記同期サイクル設定
手段により設定された同期サイクル内の期間において、
前記第１のデバイスから前記クロック信号に基づいて周
期的に同時出力された前記信号であって且つ前記第２の
デバイスが受信した各伝送線路の信号間の遅延量を検出
する遅延量検出手段と、前記遅延量検出手段が検出した
各伝送線路の信号間の遅延量に基いて前記信号遅延手段
を制御する制御手段とを備え、前記同期サイクル設定手
段、前記遅延量検出手段及び前記制御手段は、前記第１
のデバイスに配置され、前記同期サイクル設定手段によ
る同期サイクルの設定は、別途に付加した専用の伝送線
路に同期信号を伝送することにより、行われることを特
徴とする。

【００１７】請求項７記載の発明の複数伝送線路間の遅
延時間の調整装置は、クロック信号に基づいて周期的に
信号を出力する第１のデバイスと、前記第１のデバイス
に接続され、前記第１のデバイスの出力信号が同時に伝
送される複数の伝送線路と、前記各伝送線路の信号を受
ける第２のデバイスと、前記複数の伝送線路に対応して
前記伝送線路と同数設けられ且つ対応する伝送線路に平
行に且つ隣接して配置され、前記第２のデバイスが受信
した各伝送線路の信号を前記第１のデバイスに戻す複数
のリターン線路と、前記第１のデバイスから前記複数の
伝送線路を経て前記第２のデバイスに至る経路の途中に
配置され、信号の伝搬を遅らせる信号遅延手段と、前記
クロック信号の１周期を越える所定の同期サイクルを設
定する同期サイクル設定手段と、前記同期サイクル設定
手段により設定された同期サイクル内の期間において、
前記第１のデバイスから前記クロック信号に基づいて周
期的に同時出力された前記信号であって且つ前記第２の
デバイスが受信した各伝送線路の信号間の遅延量を検出
する遅延量検出手段と、前記遅延量検出手段が検出した
各伝送線路の信号間の遅延量に基いて前記信号遅延手段
を制御する制御手段とを備え、前記同期サイクル設定手
段、前記遅延量検出手段及び前記制御手段は、前記第１
のデバイスに配置され、前記同期サイクル設定手段によ
る同期サイクルの設定は、前記各伝送線路に同時伝送さ
れる信号を、所定期間の間、所定の電位レベルに固定す
ることにより、行われることを特徴とする。

【００１８】以上の構成により、本発明では、複数の伝
送線路を用いて周期的に信号を並列伝送する場合に、信
号の伝送エラーがパリティーに基いて検出された時、又
は温度センサーが所定温度以上の変化を検出した時にお
いて、同期サイクル設定用の専用伝送線路や伝送すべき
本来の信号伝送用の伝送線路を用いてクロック信号の１
周期を越える所定の同期サイクルを設定し、この同期サ
イクル内の期間において第１のデバイスからの出力信号
が同一時点で複数の伝送線路に伝送され、この伝送され
た各伝送線路の信号は第２のデバイスで受信される。そ
の後、複数のリターン線路を経て再び第１のデバイスに
戻されると、遅延量検出手段がこれ等伝送線路を経て受
信された信号間の遅延量を検出する。ここに、既述のよ
うに同期サイクルの期間をクロック信号の１周期を越え
る期間（例えばクロック信号の複数周期）とした上で、
前記同期サイクル内で各伝送線路に伝送された信号間の
遅延量を検出するので、何れかの伝送線路の信号の伝搬
遅延量がたとえクロック信号の１周期を越える長い遅延
量であっても、これ等複数の伝送線路を経て受信された
信号を同一周期のサイクルに同期させることが可能であ
る。

【００１９】更に、前記同期サイクル内での位相ズレの
検出に必要な同期サイクル設定手段、遅延量検出手段及
び制御手段が、各伝送線路に信号を同時出力する第１の
デバイスに配置されるので、これ等の制御を１箇所で集
中して行うことが可能である。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基いて説明する。

【００２１】図１は本発明の実施の形態の複数伝送線路
間の遅延時間の調整装置を示す。

【００２２】同図において、１ａ〜１ｅは第１ないし第
５の５本の伝送線路、２及び３は前記伝送線路１ａ〜１
ｅを介して相互に接続される第１及び第２のＬＳＩ（第
１及び第２のデバイス）である。前記第１のＬＳＩ２に
は、例えばプロセッサ又はＤＳＰで構成され且つ同時に
４個のデータを発生するデータ発生手段４と、このデー
タ発生手段４が発生したデータ（信号）を前記５本の伝
送線路のうち第５の伝送線路１ｅを除く４本の伝送線路
１ａ〜１ｄに出力するデータ出力手段５とが備えられ
る。尚、データ出力手段５は、後述するように、第５の
伝送線路１ｅに同期信号を出力する。

【００２３】一方、前記第２のＬＳＩ３には、前記第１
ないし第４の伝送線路１ａ〜１ｄに伝送されたデータ及
び第５の伝送線路１ｅに伝送された同期信号を受けるデ
ータ入力手段６と、この受けた４個のデータを保持する
データ保持手段７とが備えられる。前記データ保持手段
７は例えばメモリで構成される。

【００２４】前記各伝送線路１ａ〜１ｅは相互に線路長
が異なる。

【００２５】前記複数の伝送線路１ａ〜１ｅには、これ
等の同数のリターン線路９０ａ〜９０ｅが平行して配置
される。各リターン線路９０ａ〜９０ｅは、対応する伝
送線路１ａ〜１ｅの図中左側に隣接して配置されると共
に、その一端部は、第２のＬＳＩ３の内部で、対応する
伝送線路の一端部と接続される。これ等の構成により、
後述する同期サイクルでは、第１のＬＳＩ２から伝送線
路１ａ〜１ｅを経て第２のＬＳＩ３に同時伝送された複
数の信号は、リターン線路９０ａ〜９０ｅを経て第１の
ＬＳＩ２に戻される。前記各リターン線路９０ａ〜９０
ｅは、対応する伝送線路１ａ〜１ｅに平行して隣接す
る。

【００２６】前記各リターン線路９０ａ〜９０ｅの両端
部には、各々、終端抵抗１００、１０１を介して所定電
圧が常時印加される。

【００２７】前記第１のＬＳＩ２内には、同時伝送され
る複数の信号間の位相ズレを検出するために、マスター
１５、同期イベント発生手段１６、同期信号発生手段１
７、同期検出手段１８及び遅延値設定手段１９が備えら
れる。

【００２８】また、前記第１のＬＳＩ２内には、各伝送
線路１ａ〜１ｅに配置されたタイミング調整機構（信号
遅延手段）１０ａ〜１０ｅが配置される。これ等のタイ
ミング調整機構１０ａ〜１０ｅは、対応する伝送線路の
信号の伝搬遅延時間を変更する。

【００２９】前記タイミング調整機構１０ａ〜１０ｅは
相互に同一構成であり、その内部構成を図２に例示す
る。同図（ａ）では、遅延時間τを持つ６個のインバー
タ遅延回路（遅延素子）２０ａ〜２０ｆが直列に接続さ
れ、これ等６個の遅延回路２０ａ〜２０ｆをバイパスす
る線路２０ｇと、第１段目の遅延回路２０ａのみを通る
線路２０ｈと、第１及び第２段目の遅延回路２０ａ、２
０ｂを通る線路２０ｉと、第３段目までの遅延回路２０
ａ〜２０ｃを通る線路２０ｊと、第４段目までの遅延回
路２０ａ〜２０ｄを通る線路２０ｋと、第５段目までの
遅延回路２０ａ〜２０ｅを通る線路２０ｌと、全ての遅
延回路２０ａ〜２０ｆを通る線路２０ｍとを有し、これ
等７つの線路２０ｇ〜２０ｍの何れかをセレクタ（選択
回路）２１で選択して、対応する伝送線路の遅延量を７
段階に調整する構成である。このセレクタ２１は、後述
する遅延値設定手段１９からの遅延値設定信号により制
御される。尚、遅延回路の数は６個に限定されない。ま
た、タイミング調整機構１０ａ〜１０ｅの構成は図２
（ａ）に限定されず、その他、例えば同図（ｂ）に示す
ように、長さが異なる複数の線路（遅延素子）を複数個
（図では４個）のセレクタ（選択回路）２２で選択し、
各々選択した線路を直列に接続して、その線路長の長短
で伝送線路の遅延量を調整する構成としてもよい。更
に、同図（ｃ）に示すように、複数個（同図では３個）
の遅延素子２３とこれ等をバイパスする線路と、これ等
を選択する複数個（同図では３個）のセレクタ（選択回
路）２４とを設けて、直列接続する遅延素子２３の数で
伝送線路の遅延量を調整する構成としてもよい。

【００３０】前記マスター（同期サイクル設定手段）１
５は、前記第２のＬＳＩ３内のデータ入力手段６から信
号を受け、このデータ入力手段６が受ける各伝送線路１
ａ〜１ｄからのデータに基いて、又は周期的に、各デー
タの位相ズレを調整するために同期サイクルに移行する
か否かを判断し、同期サイクルに移行すると判断した時
に同期サイクル判定信号を出力する。

【００３１】更に、前記同期イベント発生手段１６は、
前記マスター１５が同期サイクルに移行すると判断した
時、その同期サイクル判定信号を受けて同期サイクル信
号を発生する。前記同期信号発生手段１７は、前記同期
イベント発生手段１６が発生した同期サイクル信号を受
けて、図６に示す同期信号をデータ出力手段５に出力す
る。本実施の形態では、図６に示したように、同期信号
がＬレベルの期間が同期サイクルである。前記データ出
力手段５は、この同期信号を第５の伝送線路１ｅに出力
する。前記データ発生手段４は、前記同期イベント発生
手段１６が発生した同期サイクル信号を受けて、図６に
示すように周期的な信号Ａ〜Ｄを同時に発生する。これ
等の信号Ａ〜Ｄの発生時点は、図６に示すように、同期
信号の発生時点よりも所定期間遅れている。前記発生し
た信号Ａ〜Ｄは、データ出力手段５により、第１〜第４
の伝送線路１ａ〜１ｄに伝送される。

【００３２】加えて、前記同期検出手段１８は、前記同
期サイクルにおいて、伝送線路１ａ〜１ｅに伝送された
データ及び同期信号が更にリターン線路９０ａ〜９０ｅ
を介して第１のＬＳＩ２に戻った際に、これ等の同期信
号及びデータを受けて、その同期信号を検出し、この検
出時点を基準に前記受信した４個のデータの遅延量τ１
〜τ４を算出する。この同期検出手段（遅延量検出手
段）１８の構成を図３に示す。尚、同図では、データＡ
に対する構成のみを示しており、データＢ〜Ｄに対する
構成については省略している。同図において、同期検出
手段１８は、所定の遅延時間τを持つ６個の遅延器６０
ａ〜６０ｆが直列に接続され、第１段目の遅延器６０ａ
には同期信号が入力される。また、同期検出手段１８
は、７個の２入力型のＡＮＤ回路７１ａ〜７１ｇを持
ち、第１のＡＮＤ回路７１ａは前記同期信号とデータＡ
とが入力される。第２ないし第７のＡＮＤ回路７１ｂ〜
７１ｇは、第１ないし第６段目の遅延器６０ａ〜６０ｆ
に対応し、各々、対応する遅延器の出力とデータＡとが
入力される。従って、図４の例では、第３段目と第４段
目の遅延器６０ｃ、６０ｄの出力、即ち、同期信号を時
間３τ及び時間４τだけ遅延した両信号の立ち下がり時
の間でデータＡが各ＡＮＤ回路７１ａ〜７１ｇに入力さ
れるので、同図に示すように、第１ないし第４のＡＮＤ
回路７１ａ〜７１ｄのみの出力が”Ｈ”レベル、残りの
第５ないし第７のＡＮＤ回路７１ａ〜７１ｄの出力が”
Ｌ”レベルとなり、これ等７個のＡＮＤ回路の出力状態
の組合せ（１１１１０００）が、同期信号に対してデー
タＡの遅延時間は３τであることを示す。同様に、例え
ば前記組合せが（１１１１１００）では遅延時間は４
τ、（１１１００００）では２τ、（１１０００００）
ではτ、（１００００００）では遅延時間は”０”と検
出される。

【００３３】図１に戻って、前記マスター（遅延量決定
手段）１５は、前記同期検出手段１８が検出した各伝送
線路１ａ〜１ｅでのデータの遅延量τ１〜τ４を受け、
これ等の遅延量τ１〜τ４に基づいて、第１ないし第４
の伝送線路１ａ〜１ｄに挿入すべき遅延値τＡ〜τＤを
各々決定する。このマスター１５の動作の詳細は図５に
示したフローチャートを用いて後述する。

【００３４】１９は遅延値設定手段であって、前記マス
ター１５が決定した各遅延値τＡ〜τＤを受け、これ等
の遅延値τＡ〜τＤを、対応する伝送線路１ａ〜１ｄに
挿入するように、前記各タイミング調整機構１０ａ〜１
０ｄに数ビットの遅延値設定信号を出力する。各タイミ
ング調整機構１０ａ〜１０では、図２（ａ）に示すよう
に、例えば前記遅延値設定信号が２τの遅延量の設定を
指示する場合には、２個の遅延回路２０ａ、２０ｂを通
る線路２０ｉを選択するように、セレクタ２１が前記遅
延値設定信号により選択動作する。前記マスター（遅延
量決定手段）１５及び遅延値設定手段１９により、本発
明の制御手段４５を構成する。

【００３５】次に、前記同期検出手段１８、マスター１
５及び遅延値設定手段１９の動作の詳細を図５のフロー
チャートに基づいて説明する。

【００３６】同図において、ステップＳ１では、マスタ
ー１５が同期サイクルに入ると判断する。この判断は、
例えば所定時間の経過毎に行われる。この判断時には、
同期イベント発生手段１６が同期サイクル信号を出力
し、同期イベントが開始される。ステップＳ２では、同
期イベントの開始により、同期サイクルが開始される。
即ち、同期信号発生手段１７が図６に示す“ＬＯＷ”レ
ベルの同期信号を発生する。この“ＬＯＷ”レベルの期
間はクロック信号の１周期を越える期間、具体的には図
６に示すようにクロック信号の４周期分であって、この
期間が同期サイクルである。また、データ発生手段４
は、前記“ＬＯＷ”レベルの同期信号の出力後の所定期
間（例えばクロック信号の１周期の期間）の経過後に、
同図に示す試験用のデータＡ〜Ｄを発生し、これ等のデ
ータＡ〜Ｄ及び同期信号がデータ出力手段５から第１〜
第５の伝送線路１ａ〜１ｅに伝送される。

【００３７】その後、ステップＳ３では、同期検出手段
１８が、前記“ＬＯＷ”レベルの同期信号を第５の伝送
線路１ｅ及びこれに対応するリターン線路９０ｅを経て
受信したか否かを判断し、この同期信号の受信が検出さ
れると、ステップＳ４で、この同期信号の受信時を、各
伝送線路１ａ〜１ｄでの信号の遅延量の算出の基準点τ
ｏとする。

【００３８】続いて、ステップＳ５〜Ｓ８では、同期検
出手段１８が、第１ないし第４の伝送線路１ａ〜１ｄ及
びリターン線路９０ａ〜９０ｄを経た４つのデータＡ、
Ｂ、Ｃ、Ｄが内部に到達したか否かを検出し、各データ
が到達すれば、ステップＳ９〜Ｓ１２で、各々、前記同
期信号の受信時τｏから各データの到達時までの時間τ
１〜τ４を算出する。

【００３９】前記ステップＳ１２の後は、ステップＳ１
３で、マスター（遅延量決定手段）１５が前記時間τ１
〜τ４のうち最も長い時間（図６では時間τ１）を抽出
し、この時間τ１を最大時間τmax とする。次に、ステ
ップ１４〜Ｓ１７では、マスター１５が前記最大時間τ
max と前記各時間τ１〜τ４との差の半分値を演算し、
その結果得られる各データＡ〜Ｄ間の位相ズレを、各
々、τＡ（＝（τmax-τ１）／２＝０）、τＢ（＝（τ
max-τ２）／２）、τＣ（＝（τmax-τ３）／２）、τ
Ｄ（＝（τmax-τ４）／２）とする。続いて、ステップ
Ｓ１８〜Ｓ２１では、遅延値設定手段１９が、前記得ら
れた位相ズレτＡ、τＢ、τＣ及びτＤを第１ないし第
４の伝送線路１ａ〜１ｄに挿入すべき遅延時間として設
定すると共に、第１ないし第４の伝送線路１ａ〜１ｄの
タイミング調整機構１０ａ〜１０ｄを、一旦遅延値を”
０”にリセットした後、この挿入すべき遅延時間τＡ〜
τＤに制御すると共に、必要に応じて同期信号の基準点
τｏを調整するようにタイミング調整機構１０ｅを制御
して、第５の伝送線路１ｅの遅延量を調整する。その
後、同期サイクルを終了する。

【００４０】次に、同期サイクルへの移行を前記マスタ
ー１５がどのように判断するかの詳細を説明する。前記
マスター１５は既述したように所定周期毎、即ち、所定
時間を計測し、その時間経過毎に同期サイクルに入ると
判断する。例えば、１Ｗの電力のＬＳＩでは、１００ms
ecで１℃変化する場合があるので、１００msec毎に同期
サイクルを実行する。マスター１５は、その他、次のよ
うにも判断できる。即ち、伝送線路１ａ〜１ｄの複数ビ
ットのデータにパリティが付加される場合に、そのビッ
トの転送エラーを検出して、同期サイクルに移行すると
判断する。この場合には、同期サイクルの実行後に、転
送エラーが生じたデータの再送が必要である。また、他
の判断の手法としては、ビット修正可能なパリティ機能
をマスター１５が備え、ビットの転送エラーの検出時
に、その転送エラーを生じたビットを修正した後、同期
サイクルに移行すると判断する。この場合には、転送エ
ラーが生じたデータの再送は不要である。更に、他の判
断手法としては、第１及び第２のＬＳＩ２、ＬＳＩ３並
びに伝送線路１ａ〜１ｅの少くとも１箇所に温度センサ
ーを配置し、所定温度変化した時点で同期サイクルを実
行する。例えば、温度が１０℃だけ変化すると、信号ス
キューは数ナノsec ズレを生じるので、１０℃の温度変
化毎に同期サイクルを実行する。

【００４１】従って、本実施の形態では、同期サイクル
を設定し、この同期サイクルの期間をクロック信号の１
周期を越える期間（例えば、クロック信号の複数周期）
に調整すれば、この同期サイクル内において、各伝送線
路１ａ〜１ｄを経た各信号Ａ〜Ｄ間の伝搬遅延時間の差
を検出でき、その遅延時間差に等しい遅延値を、対応す
る伝送線路１ａ〜１ｄに挿入できるので、図７（ａ）に
示すように、例えば、信号Ａに対し、信号Ｂがクロック
信号の１周期未満の遅延時間を持ち、信号Ｃがクロック
信号の１周期以上長い遅延時間を持つ場合であっても、
同図（ｂ）に示すように、信号Ｂ及び信号Ｃの双方を信
号Ａと同一のクロック周期内に調整することが可能であ
る。

【００４２】ここに、第１のＬＳＩ２がメモリコントロ
ーラであり、第２のＬＳＩ３がメモリであって、タイミ
ング調整機構１０ａ〜１０ｅ、マスター１５、同期イベ
ント発生手段１６、同期信号発生手段１７、同期検出手
段１８及び遅延値設定手段１９が前記第１のＬＳＩ２
（メモリコントローラ）に集約されているので、この一
方のＬＳＩ２だけで同期サイクルの設定及び複数の信号
間の位相ズレの検出が可能である。しかも、メモリであ
る第２のＬＳＩ３の構成が簡易になる。

【００４３】また、本実施の形態では、第５の伝送線路
１ｅにタイミング調整機構１０ｅを配置したが、この伝
送線路１ｅは、同期信号（即ち、位相ズレを調整すべき
本来の信号とは異なる信号）の伝送用であるので、この
タイミング調整機構１０ｅは省略しても構わない。

【００４４】更に、本実施の形態では、第１及び第２の
ＬＳＩ２、３間で複数の信号を伝送する場合を説明した
が、同一のＬＳＩ（１個のチップ）内に第１のデバイス
と第２のデバイスとが配置される場合であっても、この
両者間の信号の伝送に本発明を適用できるのは勿論であ
る。

【００４５】図８は、同期サイクル、この同期サイクル
内で出力する試験用データ及びこのデータの変形例を示
す。前記実施の形態では、同期サイクルを、図６に示し
た”ＬＯＷ”レベルの同期信号の出力期間としたが、図
８では、同期サイクルは、第５の伝送線路１ｅに常時出
力されている“ＨＩＧＨ”の同期信号が“ＬＯＷ”とな
る期間（クロック信号の２周期分の期間）と、その後の
クロック信号の２周期分の期間との合計期間に設定され
る。この同期信号の“ＨＩＧＨ”から“ＬＯＷ”への立
下り時（同期サイクルの開始時）には、データ発生手段
４は前記同期信号と同一波形の信号を発生し、この信号
はデータ出力手段５により伝送線路１ａ〜１ｄに伝送さ
れる（同図では伝送線路１ａ、１ｂのみの信号を描いて
いる）。従って、同期信号の“ＬＯＷ”から“ＨＩＧ
Ｈ”への立上り時には、この時点（同期エッジ）で、伝
送線路１ａ〜１ｄには、“ＬＯＷ”から“ＨＩＧＨ”に
遷移する信号が同時に伝送される。これ等の信号は同期
サイクルの終了まで（即ち、同期エッジ後のクロック信
号の２周期の期間で）“ＨＩＧＨ”を維持する。従っ
て、同期エッジの前後のクロック信号の１周期の期間
（余裕期間）では、各々、伝送線路１ａ〜１ｄの信号に
変化は無く、同期検出手段１８が前記同期サイクル内で
これ等伝送線路１ａ〜１ｄの信号の受信時を各々検出す
れば、２信号間の位相ズレがクロック信号の１周期を越
える場合であっても、これ等信号間の位相ズレを検出で
きる。尚、前記余裕期間をクロック信号の２周期以上の
期間に設定すれば、信号間の位相ズレがクロック信号の
２周期を越える場合であっても、各信号間の遅延量を検
出できる。

【００４６】図９は同期サイクルの他の例を示す。同図
では、同期イベント発生手段１６が同期サイクル信号を
発生した時は、データ発生手段４は”Ｌ”レベルの信号
を発生する。この信号の”Ｌ”レベルの状態はクロック
信号の所定周期分（図では６周期分）継続する。この信
号はデータ出力手段５により伝送線路１ａ〜１ｄに伝送
される。同期検出手段１８は、前記信号の”Ｌ”レベル
の状態が６周期継続したことを検出し、この検出時点を
同期サイクルの開始時点と認識する。この例では、同期
サイクルはクロック信号の３周期分の期間とされる。こ
の同期サイクルにおいて、クロック信号の２周期目の同
期エッジでデータ発生手段４が”Ｈ”レベルの信号を発
生し、この信号をデータ出力手段５が各伝送線路１ａ〜
１ｄに伝送する。この例の利点は、前記実施の形態のよ
うに同期信号を伝送するための特別な伝送線路１ｅが不
要となる点である。

【００４７】図１０は同期サイクルの更に他の例を示
す。同図は、第１及び第２のＬＳＩ２、３が信号の送受
信を所定のプルトコルに従って行う場合を示し、同期サ
イクルを行うプロトコルの出力により、両ＬＳＩ２、３
が同期サイクルに入る。プロトコルを出力するのはＬＳ
Ｉ２及びＬＳＩ３の一方、又は他の回路が出力しても構
わない。

【００４８】（第１の変形例） 図１１は本実施の形態の第１の変形例を示す。同図は、
図１の遅延時間調整装置に対し、更に、第３のＬＳＩ３
０を付加し、この第３のＬＳＩ３０と第２のＬＳＩ３と
を複数の伝送線路１ａ〜１ｅ及びリターン線路９０ａ〜
９０ｅに並列に接続したものである。第３のＬＳＩ３０
の内部構成は第２のＬＳＩ３と同一である。その他の構
成は、前記図１と同様であるので、同一部分に同一符号
を付して、その説明を省略する。

【００４９】（第２の変形例） 図１２は本実施の形態の第２の変形例を示す。同図は、
図１の遅延時間調整装置において、第１のＬＳＩ２内に
設けたタイミング調整機構１０ａ〜１０ｅ及び遅延値設
定手段１９を第２のＬＳＩ３内に配置したものである。
他の構成は前記第１の実施の形態と同様である。

【００５０】（第３の変形例） 図１３は本実施の形態の第３の変形例を示す。同図は、
図１１の遅延時間調整装置において、第１のＬＳＩ２内
に設けたタイミング調整機構１０ａ〜１０ｅ及び遅延値
設定手段１９を、第２及び第３のＬＳＩ３、３０内に各
々配置したものである。他の構成は前記図１１と同様で
ある。

【００５１】（第４の変形例） 図１４は本実施の形態の第４の変形例を示す。同図は、
図１の遅延時間調整装置において、終端抵抗１００、１
０１を削除すると共に、第１ないし第５の伝送線路１ａ
〜１ｅ及びリターン線路９０ａ〜９０ｅの両端に、各
々、切換スイッチ１１０、１２０を配置したものであ
る。通常動作時には、各切換スイッチ１１０、１２０
は、対応するリターン線路９０ａ〜９０ｅを、対応する
伝送線路と切り離し、そのリターン線路９０ａ〜９０e
の一端部及び他端部を接地して、そのリターン線路９０
ａ〜９０ｅを、対応する伝送線路とこれに隣接する伝送
線路との間の電磁遮蔽線として機能させる一方、同期サ
イクルでは、第２のＬＳＩ３内に配置した切換スイッチ
１２０は、対応するリターン線路の他端部を、対応する
伝送線路の他端部に接続して、伝送された信号をリター
ン線路を経て第１のＬＳＩ２に戻し、第１のＬＳＩ２内
に配置した切換スイッチ１１０は、対応するリターン線
路９０ａ〜９０ｅの一端部を同期検出手段１８に接続し
て、第１のＬＳＩ２に戻ったデータ及び同期信号を同期
検出手段１８に入力する。各切換スイッチ１１０、１２
０は、スイッチ制御手段１３０により制御され、このス
イッチ制御手段１３０は前記マスター１５から指令信号
を受ける。

【００５２】従って、本変形例においては、通常動作時
には、リターン線路９０ａ〜９０ｅは、各々、切換スイ
ッチ１１０、１２０により、伝送線路１ａ〜１ｅとは切
り離されて、その両端が接地されるので、伝送線路間の
電磁遮蔽線として機能し、隣り合う伝送線路同志に生じ
る誘導電圧が最小になり、クロストークが抑制される効
果を奏する。

【００５３】（第５の変形例） 図１５は本実施の形態の第５の変形例を示す。同図は、
前記図１４に示した第４の変形例の遅延時間調整装置に
対し、更に、第３のＬＳＩ３０を付加し、この第３のＬ
ＳＩ３０と第２のＬＳＩ３とを複数の伝送線路１ａ〜１
ｅ及びリターン線路９０ａ〜９０ｅに並列に接続したも
のである。第３のＬＳＩ３０の内部構成は第２のＬＳＩ
３と同一である。その他の構成は、前記図１４と同様で
あるので、同一部分に同一符号を付して、その説明を省
略する。

【００５４】（第６の変形例） 図１６は本実施の形態の第６の変形例を示す。同図は、
図１４の遅延時間調整装置において、第１のＬＳＩ２内
に設けたタイミング調整機構１０ａ〜１０ｅ及び遅延値
設定手段１９を第２のＬＳＩ３内に配置したものであ
る。他の構成は前記第１２の実施の形態と同様である。

【００５５】（第７の変形例） 図１７は本実施の形態の第７の変形例を示す。同図は、
図１５の遅延時間調整装置において、第１のＬＳＩ２内
に設けたタイミング調整機構１０ａ〜１０ｅ及び遅延値
設定手段１９を、第２及び第３のＬＳＩ３、３０内に各
々配置したものである。他の構成は前記図１５と同様で
ある。

【００５６】尚、以上の説明では、各伝送線路に信号と
してデータを伝送する場合を説明したが、本願発明は、
各伝送線路に伝送するデータとして、同一のデータ又は
複数の異なるデータを用いる場合の双方を含み、更に
は、各伝送線路に伝送する信号として同一のクロック信
号を用いる場合も含むのは勿論である。

【００５７】

【発明の効果】以上説明したように、本発明の複数伝送
線路間の遅延時間の調整装置及び調整方法によれば、複
数の伝送線路を用いて各伝送線路に周期的に信号を並列
伝送する場合に、信号の伝送エラーがパリティーに基い
て検出された時や、温度センサーが所定温度以上の変化
を検出した時において、同期サイクル設定用の専用伝送
線路や伝送すべき本来の信号伝送用の伝送線路を用いて
所定の同期サイクルを設定し、この同期サイクルの期間
をクロック信号の１周期を越える期間（例えばクロック
信号の複数周期）とした上で、この同期サイクル内の期
間において第１のデバイスから各伝送線路に信号を伝送
し、この伝送した信号を第２のデバイスで受信した後、
リターン線路を経て第１のデバイスに戻すので、この各
信号間の遅延量（位相ズレ）が、たとえクロック信号の
１周期を越えた長い遅延量であっても、これ等の遅延量
を良好に検出でき、これ等複数の伝送線路を経て受信さ
れた信号を同一周期のサイクルに同期させることが可能
である。

【００５８】更に、前記同期サイクル内での位相ズレの
検出に必要な同期サイクル設定手段、遅延量検出手段及
び制御手段を、信号を各伝送線路に同時出力する第１の
デバイスに配置したので、これ等の制御を１箇所で集中
して行うことが可能であると共に、信号を受信する第２
のデバイスの構成を簡易にできる。

【図面の簡単な説明】

【図１】本発明の実施の形態を示す複数伝送線路間の遅
延時間の調整装置の全体構成を示す図である。

【図２】（ａ）は同実施の形態におけるタイミング調整
機構の構成を示す図、同図（ｂ）は同タイミング調整機
構の他の構成を示す図、同図（ｃ）は同タイミング調整
機構の更に他の構成を示す図である。

【図３】同実施の形態の同期検出手段の内部構成を示す
図である。

【図４】同実施の形態の同期検出手段の動作説明図であ
る。

【図５】同実施の形態における同期サイクル内での複数
の信号間の遅延量の検出、及び挿入すべき遅延量の決定
の具体例のフローチャートを示す図である。

【図６】同実施の形態における同期サイクル内での複数
の信号間の遅延量の検出、及び挿入すべき遅延量の決定
の様子を説明する図である。

【図７】（ａ）は信号Ａ、Ｂ、Ｃの位相ズレの様子を説
明する図、（ｂ）は本実施の形態の効果の説明図であ
る。

【図８】同期サイクルの変形例を示す図である。

【図９】同期サイクルの他の変形例を示す図である。

【図１０】同期サイクルの更に他の変形例を示す図であ
る。

【図１１】本実施の形態の第１の変形例を示す図であ
る。

【図１２】本実施の形態の第２の変形例を示す図であ
る。

【図１３】本実施の形態の第３の変形例を示す図であ
る。

【図１４】本実施の形態の第４の変形例を示す図であ
る。

【図１５】本実施の形態の第５の変形例を示す図であ
る。

【図１６】本実施の形態の第６の変形例を示す図であ
る。

【図１７】本実施の形態の第７の変形例を示す図であ
る。

【図１８】従来のスキューの調整の様子の説明図であ
る。

【符号の説明】

１ａ〜１ｅ 伝送線路 ２ 第１のＬＳＩ（第１のデバイス） ３ 第２のＬＳＩ（第２のデバイス） ４ データ発生手段 ５ データ出力手段 ６ データ入力手段 ７ データ保持手段 １０ａ〜１０ｅ タイミング調整機構（信号遅延手
段） １５ マスター（同期サイクル設定手
段）（遅延量決定手段） １６ 同期イベント発生手段 １７ 同期信号発生手段 １８ 同期検出手段 １９ 遅延値設定手段 ２１、２２、２４ セレクタ（選択回路） ２３ 遅延素子 ３０ 第３のＬＳＩ ４５ 制御手段 ５０ 遅延量検出手段 ５１ 遅延量決定手段 ９０ａ〜９０ｅ リターン線路 １００、１０１ 終端抵抗 １１０、１２０ 切換スイッチ １３０ スイッチ制御手段

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−149154（ＪＰ，Ａ) 特開 平８−329000（ＪＰ，Ａ) 特開 平７−98617（ＪＰ，Ａ) 特開 平８−202653（ＪＰ，Ａ) 特開 平５−235921（ＪＰ，Ａ) 特開 平５−336091（ＪＰ，Ａ) 特開 昭64−9560（ＪＰ，Ａ) 特開 平７−73118（ＪＰ，Ａ) 特開 平７−38590（ＪＰ，Ａ) 実開 平６−48036（ＪＰ，Ｕ)

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 クロック信号に基づいて周期的に信号を
   出力する第１のデバイスと、 前記第１のデバイスに接続され、前記第１のデバイスの
   出力信号が同時に伝送される複数の伝送線路と、 前記各伝送線路の信号を受ける第２のデバイスと、前記複数の伝送線路に対応して前記伝送線路と同数設け
   られ且つ対応する伝送線路に平行に且つ隣接して配置さ
   れ、 前記第２のデバイスが受信した各伝送線路の信号を
   前記第１のデバイスに戻す複数のリターン線路と、 前記第１のデバイスから前記複数の伝送線路を経て前記
   第２のデバイスに至る経路の途中に配置され、信号の伝
   搬を遅らせる信号遅延手段と、 前記クロック信号の１周期を越える所定の同期サイクル
   を設定する同期サイクル設定手段と、 前記同期サイクル設定手段により設定された同期サイク
   ル内の期間において、 前記第１のデバイスから前記クロック信号に基づいて周
   期的に同時出力された前記信号であって且つ前記第２の
   デバイスが受信した各伝送線路の信号間の遅延量を検出
   する遅延量検出手段と、 前記遅延量検出手段が検出した各伝送線路の信号間の遅
   延量に基いて前記信号遅延手段を制御する制御手段とを
   備え、 前記同期サイクル設定手段、前記遅延量検出手段及び前
   記制御手段は、前記第１のデバイスに配置され、 前記各伝送線路への信号の伝送はパリティを付加して行
   われ、 前記同期サイクル設定手段は、 前記パリティに基いて、第２のデバイスが受けた信号の
   伝送エラーを検出し、この伝送エラーが検出された時、
   同期サイクルを設定することを特徴とする複数伝送線路
   間の遅延時間の調整装置。
2. 【請求項２】 同期サイクルの終了後、伝送エラーが検
   出された信号の再送が行われることを特徴とする請求項
   １記載の複数伝送線路間の遅延時間の調整装置。
3. 【請求項３】 クロック信号に基づいて周期的に信号を
   出力する第１のデバイスと、 前記第１のデバイスに接続され、前記第１のデバイスの
   出力信号が同時に伝送される複数の伝送線路と、 前記各伝送線路の信号を受ける第２のデバイスと、前記複数の伝送線路に対応して前記伝送線路と同数設け
   られ且つ対応する伝送線路に平行に且つ隣接して配置さ
   れ、 前記第２のデバイスが受信した各伝送線路の信号を
   前記第１のデバイスに戻す複数のリターン線路と、 前記第１のデバイスから前記複数の伝送線路を経て前記
   第２のデバイスに至る経路の途中に配置され、信号の伝
   搬を遅らせる信号遅延手段と、 前記クロック信号の１周期を越える所定の同期サイクル
   を設定する同期サイクル設定手段と、 前記同期サイクル設定手段により設定された同期サイク
   ル内の期間において、前記第１のデバイスから前記クロ
   ック信号に基づいて周期的に同時出力された前記信号で
   あって且つ前記第２のデバイスが受信した各伝送線路の
   信号間の遅延量を検出する遅延量検出手段と、 前記遅延量検出手段が検出した各伝送線路の信号間の遅
   延量に基いて前記信号遅延手段を制御する制御手段とを
   備え、 前記同期サイクル設定手段、前記遅延量検出手段及び前
   記制御手段は、前記第１のデバイスに配置され、 前記各伝送線路への信号の伝送は、ビット修正可能なパ
   リティを付加して行われ、 前記同期サイクル設定手段は、 前記パリティに基いて、第２のデバイスが受けた信号の
   伝送エラーを検出し、この伝送エラーが検出された時、
   同期サイクルを設定することを特徴とする複数伝送線路
   間の遅延時間の調整装置。
4. 【請求項４】 伝送エラーが検出された信号のビット修
   正が行われ、このエラーが検出された信号の再送は行わ
   れないことを特徴とする請求項３記載の複数伝送線路間
   の遅延時間の調整装置。
5. 【請求項５】 クロック信号に基づいて周期的に信号を
   出力する第１のデバイスと、 前記第１のデバイスに接続され、前記第１のデバイスの
   出力信号が同時に伝送される複数の伝送線路と、 前記各伝送線路の信号を受ける第２のデバイスと、前記複数の伝送線路に対応して前記伝送線路と同数設け
   られ且つ対応する伝送線路に平行に且つ隣接して配置さ
   れ、 前記第２のデバイスが受信した各伝送線路の信号を
   前記第１のデバイスに戻す複数のリターン線路と、 前記第１のデバイスから前記複数の伝送線路を経て前記
   第２のデバイスに至る経路の途中に配置され、信号の伝
   搬を遅らせる信号遅延手段と、 前記クロック信号の１周期を越える所定の同期サイクル
   を設定する同期サイクル設定手段と、 前記同期サイクル設定手段により設定された同期サイク
   ル内の期間において、前記第１のデバイスから前記クロ
   ック信号に基づいて周期的に同時出力された前記信号で
   あって且つ前記第２のデバイスが受信した各伝送線路の
   信号間の遅延量を検出する遅延量検出手段と、 前記遅延量検出手段が検出した各伝送線路の信号間の遅
   延量に基いて前記信号遅延手段を制御する制御手段とを
   備え、 前記同期サイクル設定手段、前記遅延量検出手段及び前
   記制御手段は、前記第１のデバイスに配置され、 前記第１のデバイス、第２のデバイス及び複数の伝送線
   路の少くとも一箇所に温度センサーが配置され、 前記同期サイクル設定手段は、 前記温度センサーが所定温度以上の変化を検出した時、
   同期サイクルを設定することを特徴とする複数伝送線路
   間の遅延時間の調整装置。
6. 【請求項６】 クロック信号に基づいて周期的に信号を
   出力する第１のデバイスと、 前記第１のデバイスに接続され、前記第１のデバイスの
   出力信号が同時に伝送される複数の伝送線路と、 前記各伝送線路の信号を受ける第２のデバイスと、前記複数の伝送線路に対応して前記伝送線路と同数設け
   られ且つ対応する伝送線路に平行に且つ隣接して配置さ
   れ、 前記第２のデバイスが受信した各伝送線路の信号を
   前記第１のデバイスに戻す複数のリターン線路と、 前記第１のデバイスから前記複数の伝送線路を経て前記
   第２のデバイスに至る経路の途中に配置され、信号の伝
   搬を遅らせる信号遅延手段と、 前記クロック信号の１周期を越える所定の同期サイクル
   を設定する同期サイクル設定手段と、 前記同期サイクル設定手段により設定された同期サイク
   ル内の期間において、前記第１のデバイスから前記クロ
   ック信号に基づいて周期的に同時出力された前記信号で
   あって且つ前記第２のデバイスが受信した各伝送線路の
   信号間の遅延量を検出する遅延量検出手段と、 前記遅延量検出手段が検出した各伝送線路の信号間の遅
   延量に基いて前記信号遅延手段を制御する制御手段とを
   備え、 前記同期サイクル設定手段、前記遅延量検出手段及び前
   記制御手段は、前記第１のデバイスに配置され、 前記同期サイクル設定手段による同期サイクルの設定
   は、 別途に付加した専用の伝送線路に同期信号を伝送するこ
   とにより、行われることを特徴とする複数伝送線路間の
   遅延時間の調整装置。
7. 【請求項７】 クロック信号に基づいて周期的に信号を
   出力する第１のデバイスと、 前記第１のデバイスに接続され、前記第１のデバイスの
   出力信号が同時に伝送される複数の伝送線路と、 前記各伝送線路の信号を受ける第２のデバイスと、前記複数の伝送線路に対応して前記伝送線路と同数設け
   られ且つ対応する伝送線路に平行に且つ隣接して配置さ
   れ、 前記第２のデバイスが受信した各伝送線路の信号を
   前記第１のデバイスに戻す複数のリターン線路と、 前記第１のデバイスから前記複数の伝送線路を経て前記
   第２のデバイスに至る経路の途中に配置され、信号の伝
   搬を遅らせる信号遅延手段と、 前記クロック信号の１周期を越える所定の同期サイクル
   を設定する同期サイクル設定手段と、 前記同期サイクル設定手段により設定された同期サイク
   ル内の期間において、前記第１のデバイスから前記クロ
   ック信号に基づいて周期的に同時出力された前記信号で
   あって且つ前記第２のデバイスが受信した各伝送線路の
   信号間の遅延量を検出する遅延量検出手段と、 前記遅延量検出手段が検出した各伝送線路の信号間の遅
   延量に基いて前記信号遅延手段を制御する制御手段とを
   備え、 前記同期サイクル設定手段、前記遅延量検出手段及び前
   記制御手段は、前記第１のデバイスに配置され、 前記同期サイクル設定手段による同期サイクルの設定
   は、 前記各伝送線路に同時伝送される信号を、所定期間の
   間、所定の電位レベルに固定することにより、行われる
   ことを特徴とする複数伝送線路間の遅延時間の調整装
   置。