JPH08329000A

JPH08329000A - 情報処理装置

Info

Publication number: JPH08329000A
Application number: JP8051332A
Authority: JP
Inventors: Noboru Masuda; 昇益田; Kazunori Nakajima; 和則中島; Tadaaki Isobe; 忠章磯部; Masamori Kashiyama; 正守柏山; Bunichi Fujita; 文一藤田; Masakazu Yamamoto; 雅一山本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-03-24
Filing date: 1996-03-08
Publication date: 1996-12-13

Abstract

(57)【要約】【課題】情報処理装置内における複数のユニット間の
信号受け渡しに関し、周期（周波数）は同じであるが位
相は必ずしも一致しない非同期のクロックで動作する回
路間で信号を送受信でき、より短いクロック周期で動作
する情報処理装置を提供する。【解決手段】送信側ユニット１００のクロック信号に
同期して送出されたデータを、受信側ユニット２００の
クロック信号に同期して正しく取り込まれるように制御
可能な遅延回路２０３を伝送路中に設け、更に予め決め
た単純なパタンをもつデータを送信側ユニットのクロッ
ク信号に同期して送出し、該データを受信側で正しく受
信したか否かを判定し、その結果を用いて遅延回路２０
３を制御する手段４００を設けた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報処理装置内に
おける複数のユニット間の信号受け渡し方式に関し、特
に各ユニットが非同期ではあるが同一の周波数で動作す
る場合に好適な情報処理装置に関する。

【０００２】

【従来の技術】多数のプロセッサを搭載し同時に動作さ
せる情報処理装置において、プロッセッサ間でデータを
送受信する方法としては、装置内のクロックの周波数と
位相を全てのプロッセッサ間で等しくしてクロックの１
周期内にデータを送受信する方法が従来あった。ところ
が、クロック周期を短縮して性能向上を図る場合、ＬＳ
Ｉの製造ばらつきや、クロック発生器から各プロセッサ
までの配線距離ばらつき等に起因するクロック位相のば
らつきがクロック周期に対して大きくなる。このため、
この方法ではクロック周期短縮による情報処理装置の性
能向上には限界があった。

【０００３】互いの周波数は等しいが位相は異なるクロ
ックで動作するプロセッサ間でデータを送受信する方法
は、例えば特公平６−０２５９５７号公報に記載されて
いる。この方法では送信側のプロセッサはデータを送信
すると同時に、クロック信号を送信する。以後このデー
タと同時に送られるクロック信号を併送クロックと呼
ぶ。受信側のプロセッサは受信した併送クロックと受信
側のクロック信号の位相を比較し、その判定結果から受
信側のクロック信号またはその反転クロック信号の適当
な一方を用いてデータを取り込み、さらにその取り込ん
だデータを受信側のクロック信号で取り込むことによ
り、正しくデータを取り込むことができる。従って、プ
ロセッサ間のクロック位相差に制約を受けることなくデ
ータ転送が可能であり、クロック周期を短縮して、より
高性能な情報処理装置を実現できる。

【０００４】特公平６−１０３８８１号公報には、受信
側のユニット内にデータの経路の遅延時間を変化させる
手段を設け、その手段を通ったデータをフリップフロッ
プに取り込むと共にそのデータを少し遅らせた信号をテ
スト用の別のフリップフロップに取り込み、２つのフリ
ップフロップが同じデータを取り込むようにデータの経
路の遅延時間を制御する方式が記載されている。

【０００５】特開平６−１１０５７５号公報には、送信
側のユニットを構成するＬＳＩの遅延時間を測定する手
段を設け、その結果を基にデータの経路の遅延時間を制
御する方式が記載されている。

【０００６】また、２つの信号の変化するタイミングが
近いか離れているかを判定する方法として、特開昭６３
−３０５６１２号公報に、その２つの信号の内の一方を
少し遅らせて取り込むフリップフロップと他方を少し遅
らせて取り込むフリップフロップを設けてその結果を比
較する方式が述べてある。

【０００７】

【発明が解決しようとする課題】上述の従来技術（特公
平６−０２５９５７号公報に記載の技術）では、併送ク
ロックを用いることにより位相の異なるクロックで動作
するプロセッサ間で正しく信号を送受信することができ
る。ところが、データ信号は多くても１周期に１回だけ
切り替わる（ローレベルからハイレベル、またはハイレ
ベルからローレベル）のに対し併送クロックは１周期に
２回切り替わる（ローレベルからハイレベルになり、さ
らにローレベルに戻る）ので、併送クロックの信号伝送
路はデータの信号伝送路に対し２倍の周波数を伝送でき
なくてはならず、従って上限周波数は低くなる。

【０００８】また、送信側でクロックに同期してデータ
を送出する回路の遅延時間だけデータ信号が併送クロッ
クより遅れている等、併送クロックとデータは完全に同
じ伝送路の遅延時間を保持することは出来ない。従っ
て、併送クロックを使用した上記従来技術においてはデ
ータ信号と併送クロックの遅延時間差分の余裕が必要と
なる。これによりクロック周期の短縮が制限される。

【０００９】特公平６−１０３８８１号公報記載の技術
では、データを正しく伝送できるか否かを判定するフリ
ップフロップのうちの一方は、データの伝送に使うフリ
ップフロップと共通であり、データの伝送に使うフリッ
プフロップがデータを取り込むタイミングと同じタイミ
ングで取り込まれた結果を判定に使っている。従って、
ぎりぎりのタイミングで正しく伝送できる場合には、デ
ータの伝送を開始した直後には正しく伝送できると判定
されても、使用の途中で正しく伝送できなくなる場合が
有る。その場合には、途中でデータの伝送を中断してデ
ータの経路を切り替えるか、または、あらかじめデータ
の伝送速度をクロックの複数サイクル毎に１回の割合に
して、途中で取り込みのタイミングが変わっても追従で
きるようにしなければならない。従って、最も速いクロ
ックの１サイクル毎に１回の割合でデータを送ることは
できない。

【００１０】特開平６−１１０５７５号公報記載の技術
では、送信側のユニットを構成するＬＳＩの遅延時間の
みによって判定するため、受信側のユニットを構成する
ＬＳＩの遅延時間のばらつきやクロックの位相ばらつき
は補正できない。

【００１１】特開昭６３−３０５６１２号公報には２つ
の信号のタイミングがどの程度離れているかを判定する
方法についての記述はあるが、データの伝送方法等に関
する記述はない。

【００１２】本発明の目的は、周期は同じであるが位相
は必ずしも一致しないクロックで動作する回路間で信号
を送受信することができ、より短いクロック周期で動作
する情報処理装置を提供することにある。

【００１３】

【課題を解決するための手段】本発明による情報処理装
置では、送信側プロセッサのクロック信号に同期して送
出されたデータを、受信側プロセッサのクロック信号に
同期して正しく取り込まれるように制御可能な遅延回路
を伝送路中に設けた。さらに、あらかじめ決めた単純な
パタンをもつデータを送信側プロセッサのクロック信号
に同期して送出し、該データを受信側で正しく受信した
か否かを判定し、その結果を用いて自動的に該遅延回路
を制御する手段を設けた。

【００１４】また本発明による情報処理装置では、遅延
手段を制御するのにデータ信号を用いるため、伝送路を
伝搬する信号の最大周波数は併送クロックを使用したと
きの半分、すなわちデータを伝送するために本来必要な
周波数でよい。さらに、送信側のクロックに同期して送
出する回路の遅延時間や、受信側のクロックに同期して
取り込む回路のセットアップ時間は、判定回路内にも同
じものを持つためより精度よく調整することができる。
従ってクロック周期を短縮してより高性能な情報処理装
置を実現できる。

【００１５】また、本発明による情報処理装置では、デ
ータ信号を所定時間βだけ遅らせた信号を受信側のクロ
ックに同期して取り込んだ結果と、受信側のクロックを
所定時間αだけ遅らせたクロックに同期してデータ信号
を取り込んだ結果を比較し、データ信号が到達する時刻
がクロックに近いか否かを判定する。従って、受信側で
データ信号とクロックが離れていると判定される場合に
は、データ信号はクロックに対して−α〜＋βの範囲を
超えて離れていることになる。従って、αとβの値がデ
ータ伝送の途中で発生するノイズ等による遅延時間変動
より大きな値に設定してあれば、使用の途中で正しく伝
送できなくなることはない。従って、本発明による情報
処理装置では、最初に疑似的なデータ信号を使って初期
設定を行なうことにより、途中でデータの伝送を中断し
て経路を切り替えることなく最も速いクロックの１サイ
クル毎に１回の割合でデータを送ることができる。

【００１６】また、本発明による情報処理装置では、デ
ータ信号を所定時間βだけ遅らせた信号を受信側のクロ
ックに同期して取り込んだ結果と、受信側のクロックを
所定時間αだけ遅らせたクロックに同期してデータ信号
を取り込んだ結果を比較して、データ信号が到達する時
刻がクロックに近いか否かを判断する。従って、送信側
のユニットを構成するＬＳＩと受信側のユニットを構成
するＬＳＩとその間を接続する信号伝送路を合わせた遅
延時間のばらつきを補正できる。

【００１７】

【発明の実施の形態】

（１）実施の形態例１図１は本発明による情報処理装置の一実施の形態例を示
す。図１において、１００は送信側ユニット、２００は
受信側ユニット、１０１および２０１はクロック信号、
１０３、１１３、２０４、２１４、２１５、２２４およ
び２２５はフリップフロップ、１０４および１１４は出
力バッファ、２０２および２１２は入力バッファを表わ
しており、３００および３１０は送信側ユニット１００
と受信側ユニット２００を接続する伝送路である。

【００１８】送信側ユニット１００はクロック信号１０
１に従って動作し、受信側ユニット２００はクロック信
号２０１に従って動作するものとする。ただしクロック
信号１０１および２０１は同一のクロック源から供給さ
れ周波数は一致するが、その供給経路の遅延時間ばらつ
き等のため位相は必ずしも一致していないことを前提と
する。

【００１９】データ転送は、送信側ユニット１００から
データ信号群１０２をクロック信号１０１に同期して送
出し、伝送路３００を経由して受信側ユニット２００に
伝搬した後、クロック信号２０１に同期してフリップフ
ロップ群２０４に取り込むことにより行う。

【００２０】可変遅延回路２０３は、クロック信号１０
１に同期してフリップフロップ群１０３から送出される
データ信号（以下、単にデータと呼ぶ）が全て同じ時刻
のクロック信号２０１に同期して取り込まれるように、
入力バッファ２０２の出力を遅延してフリップフロップ
群２０４の入力へ送出するために設置される。

【００２１】すなわち、データの位相はＬＳＩの製造ば
らつきによる能動素子の駆動力等の違いや伝送路３００
の遅延時間の差等により、フリップフロップ群２０４の
入力ではある時間幅をもってばらつく。クロック信号２
０１の位相がこのばらつきの時間幅の中に入った場合、
位相の進んだデータはその周期のクロック信号に同期し
て取り込まれるが、位相の遅れたデータは次の周期のク
ロック信号に同期して取り込まれる場合が起こりうる。
この場合、データを正しく転送することはできない。可
変遅延回路２０３は、すべてのデータを一斉にある程度
の時間だけ遅延させて上記ばらつきの時間幅をクロック
信号２０１の位相から外すために設置され、その遅延時
間は位相比較制御回路４００により遅延制御信号４０１
を介して制御される。その制御は、分周回路１１０が出
力する分周信号１１２を疑似的なデータとみなし、その
信号（以下、分周データと呼ぶ）をフリップフロップ２
１４および２２４が正しく受信するように制御する事に
より行う。

【００２２】分周回路１１０からフリップフロップ２２
４に至る伝送経路は、本来のデータ信号１０２がフリッ
プフロップ２０４に至る伝送経路と同じ構成とする。ま
た、分周回路１１０からフリップフロップ２１４に至る
伝送経路は、遅延時間βの遅延回路２１６が加わること
を除いて上記と同じとする。さらに、フリップフロップ
２１４が使用するクロック信号はフリップフロップ群２
０４が使用するクロック信号２０１と同じとし、フリッ
プフロップ２２４が使用するクロック信号は２０１を遅
延時間αの遅延回路２２６で遅延させたクロック信号２
２１とする。遅延回路２１６や２２６は偶数段のインバ
ータ等により構成できるが、その遅延時間αやβの設計
方法については動作説明と共に後述する。

【００２３】従って、フリップフロップ群１０３からフ
リップフロップ群２０４までの遅延時間と、フリップフ
ロップ１１３からフリップフロップ２２４までの遅延時
間は概ね等しくなり、フリップフロップ２１４までの遅
延時間はそれよりβだけ長くなる。

【００２４】より具体的には、フリップフロップ１０３
と１１３、出力バッファ１０４と１１４、入力バッファ
２０２と２１２および可変遅延回路２０３と２１３、フ
リップフロップ２０４、２１４および２２４はなるべく
同一構成の回路を使用し、各回路間の配線長や負荷数な
どをなるべく合わせた設計が望ましい。また伝送路３０
０および３１０は配線長などの条件が同一の伝送路を使
用することが望ましい。

【００２５】フリップフロップ２１５および２２５はそ
れぞれフリップフロップ２１４または２２４がハザード
を出したときに不安定な信号が位相比較制御回路４００
に伝わらないようにするため間に挿入したフリップフロ
ップである。

【００２６】２３０〜２３２は装置全体を制御するユニ
ットとのインターフェース信号であり、２３０は受信側
ユニット２００を初期状態に設定するＲＥＳＥＴ信号、
２３１は位相比較制御回路４００の調整動作を停止する
ＤＩＳＡＢＬＥ信号、２３２は調整動作の完了を伝える
ＲＥＡＤＹ信号である。

【００２７】次に、この回路の動作を説明する。分周回
路１１０はクロック信号１０１を８分周すると仮定す
る。分周信号１１２は、送信側ユニット１００のクロッ
ク信号１０１に同期して送出され、伝送路３１０を経由
して受信側ユニット２００に伝搬し可変遅延回路２１３
を通った後２分され、一方は遅延回路２１６で遅延され
てクロック信号２０１に同期してフリップフロップ２１
４に取り込まれ、もう一方はクロック信号２２１に同期
してフリップフロップ２２４に取り込まれる。

【００２８】フリップフロップ２１５は、クロック信号
２０１に同期してフリップフロップ２１４の出力を取り
込み、その出力の２１７とその反転出力の２１８を位相
比較制御回路４００へ送る。フリップフロップ２２５
は、クロック信号２２１に同期してフリップフロップ２
２４の出力を取り込み、その出力の２２７とその反転出
力の２２８を位相比較制御回路４００へ送る。

【００２９】位相比較制御回路４００は、２１７、２１
８、２２７および２２８の各出力を比較し、分周データ
を正しく取り込むことが出来たか否かを判定し、正しく
取りこめなかった場合は遅延制御信号４０１を変更して
可変遅延回路２０３および２１３の遅延時間を１ステッ
プだけ増加させ、正しく取りこめたときには調整完了を
伝えるＲＥＡＤＹ信号を出力する。

【００３０】図２〜図５のタイムチャートを用いて図１
の回路の動作をさらに詳細に説明する。図２〜図５に
は、クロック信号２０１を基準とし、クロック信号２２
１、フリップフロップ２２４の入出力、フリップフロッ
プ２１４の入出力およびフリップフロップ群２０４の入
力を示した。ただし、クロック信号２０１の周期をＴで
表わす。下段は上段と同じ信号の４周期後のタイムチャ
ートを示している。また、フリップフロップ群２０４と
２１４および２２４のセットアップタイムは同じと仮定
する。

【００３１】フリップフロップ群２０４および２２４の
入力が立ち上がる場合において、フリップフロップ２２
４の入力に対するフリップフロップ群２０４の入力の相
対的なばらつきは±γ２以内に収まると仮定する。同様
に、立ち下がる場合において、ばらつきは±γ１以内に
収まると仮定する。さらに、送信側のクロック信号１０
１が立ち上がってからフリップフロップ２２４の入力が
切り替わるまでの遅延時間が、立ち上がりの場合と立ち
下がりの場合でδだけ差があるとする。図２〜図５では
立ち上がりの遅延時間の方が大きい場合を示し、この場
合のδを正と定義する。

【００３２】フリップフロップ群２０４の入力とクロッ
ク信号２０１の位相関係として、次の５つのケースを考
える。

【００３３】ケース１（図２）：立ち上がり、立ち下が
りデータの双方が全て同じクロック周期で取り込まれる
場合（正常な状態）。ケース２（図３）：最も遅い立ち上がりが、クロック周
期の後ろの境界よりも遅い場合。ケース３（図４）：最も早い立ち下がりが、クロック周
期の前の境界より早い場合。ケース４（図５）：立ち上がり、立ち下がりデータとも
クロック周期の境界とは重ならないが、立ち上がりと立
ち下がりが別の周期に入る場合（｜δ｜＞γ１＋γ２の
時のみ起こりうる）。ケース５（図なし）：立ち上がりと立ち下がりのばらつ
きの範囲が重なり、その両方にクロック周期の境界が入
る場合。

【００３４】ケース１のみが受信側ユニット２００のデ
ータが正しく取り込まれることが保証される場合であ
り、他のケース２〜５はそうでない場合を説明のため分
類したものである。以下、図を使用して詳細に説明す
る。

【００３５】図２にケース１のタイムチャートの一例を
示す。フリップフロップ群２０４の入力のうち最も遅い
信号は、フリップフロップ２２４の入力の立ち上がりに
対しγ２だけ遅れるのに対し、フリップフロップ２１４
の入力の立ち上がりはβだけ遅れている。従ってγ２＜
βとなるようにβを決めておけば、フリップフロップ群
２０４のどの入力よりもフリップフロップ２１４の入力
の方が遅くなる。従って、フリップフロップ２１４の入
力がクロック周期の後ろの境界２４２よりも遅くなけれ
ば、フリップフロップ群２０４の入力は全てクロック周
期の後ろの境界２４２よりも遅くないことが保証され
る。なお、βが製造ばらつきにより（１±ｘ）の範囲で
変化することを考慮して、βの設計値は式１： γ２＜β×（１−ｘ）となるように決める。ｘの値は、ＬＳＩ製造工程の難易
度や安定度によって異なるが、通常はＭＯＳＬＳＩの場
合で２０％〜５０％、バイポーラＬＳＩの場合で５％〜
３０％程度と考えられる。

【００３６】フリップフロップ群２０４の入力のうち最
も早い信号は、フリップフロップ２２４の入力の立ち下
がりに対しγ１だけ早い。一方、フリップフロップ２２
４の使用するクロック信号２２１はフリップフロップ群
２０４が使用するクロック信号２０１に対しαだけ遅れ
ている。従って、α＞γ１となるようにαを決めてあれ
ば、クロック周期の前の境界２４０からフリップフロッ
プ群２０４の入力までの時間よりも、２２４に対する前
の境界２４１からフリップフロップ２２４の入力までの
時間の方が小さくなる。従って、フリップフロップ２２
４の入力が２２４に対する前の境界２４１よりも早くな
ければ、フリップフロップ群２０４の入力は全てクロッ
ク周期の前の境界２４０よりも早くないことが保証され
る。なお、αが製造ばらつきにより（１±ｘ）の範囲で
変化することを考慮して、αの設計値は式２： γ１＜α×（１−ｘ）となるように決める。なお、図２にはδ＞０の、立ち下
がりよりも立ち上がりの方が遅い場合を示したが、δ＜
０の、立ち下がりの方が遅い場合は式１’：γ１＜β×（１−ｘ）式２’：γ２＜α×（１−ｘ）となる。αとβは立ち上がり立ち下がりの両方に対し式
１および式１’と式２および式２’を満足するように決
める。

【００３７】式１、式１’、式２、式２’を満足する
α、βに対して、フリップフロップ２１４と２２４が共
にデータを取り込むべきクロック周期２４３で分周デー
タの立ち上がりを取り込み、さらにその４周期後に共に
立ち下がりを取り込むことを確認すれば、ケース１の状
態であることが保証される。なお、フリップフロップ２
１４と２２４が共にデータを取り込むべきクロック周期
２４３で分周データを取り込んだ場合、２１４の出力が
２２４の出力よりもαだけ早く変化する。

【００３８】図３はケース２のタイムチャートの一例を
示した。フリップフロップ群２０４の入力のうち最も遅
い信号がクロック周期の後ろの境界２４２よりも遅くな
る場合を示している。フリップフロップ２１４の入力の
立ち上がりの方がさらに遅いため、データを取り込むべ
きクロック周期２４３では取り込まれず、従ってフリッ
プフロップ２１４の出力は本来よりも必ず１周期遅れて
立ち上がる。この場合は、フリップフロップ２１４の出
力が２２４の出力より遅れて立ち上がることにより検出
できる。

【００３９】図４はケース３のタイムチャートの一例を
示した。フリップフロップ群２０４の入力のうち最も早
い信号がクロック周期の前の境界２４０よりも早くなる
場合を示している。境界２４１に対するフリップフロッ
プ２２４の入力の立ち下がりのほうがさらに早いため、
データを取り込むべきクロック周期２４３より前に取り
込まれ、従ってフリップフロップ２２４の出力は本来よ
りも必ず１周期早く立ち下がる。この場合は、フリップ
フロップ２２４の出力が２１４の出力より早く立ち下が
ることにより検出できる。

【００４０】図５にケース４のタイムチャートの一例を
示した。｜δ｜＞α＋βの場合に、データのクロック２
０１に対する位相によっては、図に示すようにフリップ
フロップ２１４および２２４の立ち上がりと立ち下がり
がクロック周期の境界２４２の前と後ろで別れ別れにな
る場合が起こり得る。この場合、フリップフロップ群２
０４およびフリップフロップ２１４と２２４にデータが
取り込まれるのは、立ち上がりについては本来取り込ま
れるべき周期より全て１周期分後ろになるが、立ち下が
りについては本来取り込まれるべき周期で全て取り込ま
れる。従って、立ち上がり、立ち下がり共２１４の出力
の方が２２４の出力よりも先に変化するため、２１４と
２２４の出力をそのまま比較しても検出できない。しか
し、フリップフロップ２１４および２２４の出力がハイ
レベル（以後、”Ｈ”と表示する）である期間はクロッ
ク信号２０１の３周期分、ローレベル（以後、”Ｌ”と
表示する）である期間は５周期分となるため、２１４の
出力を４周期分だけ遅延させた信号と２２４の出力を比
較すれば、検出できる。

【００４１】ケース５は、｜δ｜≦γ１＋γ２の場合に
のみ起こり得る。ケース２（図３）は立ち上がりのばら
つきの範囲の中にクロック周期の境界が入った場合、ケ
ース３（図４）は立ち下がりのばらつきの範囲の中にク
ロック周期の境界が入った場合であるが、ケース５はそ
の両方が起こった場合である。この場合は、フリップフ
ロップ２２４の出力が２１４の出力より早く立ち上がる
ことと、立ち下がることの両方で検出できる。

【００４２】以上、ケース１〜５でδは正と仮定して説
明したが、負の場合も同様である。ただし、δが負の場
合はこれまでの説明における立ち上がりと立ち下がりお
よび”Ｈ”である期間と”Ｌ”である期間は逆になる。

【００４３】ケース２〜５の場合でも、α＋β＋｜δ｜
＜Ｔである限り、可変遅延回路を使ってデータを一斉に
ずらすことによりケース１の状態に位相を移動させるこ
とが出来る。位相比較制御回路４００はこの移動の程度
を制御するために設置される。その制御は上記説明で述
べたフリップフロップ２１４と２２４の出力を比較しそ
の結果をもとに可変遅延回路を制御する遅延制御信号４
０１を変更することにより行う。

【００４４】図６は位相比較制御回路４００の部分の一
実施の形態例を示す。位相比較制御回路４００は位相比
較部４１０、制御部５００、カウンタ部５５０から成
る。４１１、４２１、４３１および４４１は位相比較
器、４１５、４２５、４３５、４４５、４５１〜４５
４、５０４〜５０６、５１０〜５１２、５１６〜５１８
および５５１はフリップフロップであり、４６０、４１
２〜４１４、５０１〜５０３、５０８、５０９、５１３
〜５１５、５１９、５２０および５５２等はＮＡＮＤ回
路やＮＯＲ回路等のゲート回路である。このうち、４１
２および４１３、５０８および５０９、５１４および５
１５等はＳ−Ｒ型フリップフロップを構成する。２１
７、２１８、２２７、２２８、２３７および２３８は位
相比較器に入力するデータである。このうち、２１７お
よび２２７はそれぞれフリップフロップ２１４および２
２４の出力をフリップフロップ２１５および２２５によ
り１周期ずつ遅らせたもの、２１８および２２８はそれ
ぞれ２１７および２２７の反転信号、２３７は２１７を
さらに４周期遅らせたもの、２３８はその反転信号であ
る。

【００４５】最初に、位相比較部４１０の構成を説明す
る。位相比較部４１０は、位相比較器４１１、４２１、
４３１および４４１と、ゲート回路４６０と、フリップ
フロップ４５１〜４５４より構成される。４１１、４２
１、４３１および４４１は、同じ構成の位相比較器であ
り、２つの信号の立ち上がりを比較しその結果を出力す
る。４個あるのは、分周データが受信側ユニット２００
に正しく取り込まれなかった場合に少なくとも１つの位
相比較器がエラーを検出するためである。

【００４６】より具体的には、位相比較器４１１および
４２１は前述のケース２、３または５の場合に少なくと
も一方がエラーを検出し、位相比較器４３１および４４
１は前述のケース４の場合に少なくとも一方がエラーを
検出するために設置される。位相比較器の少なくとも１
個がエラーを検出すると、その信号がゲート回路４６０
を介して制御部５００へ送られる。フリップフロップ４
５１〜４５４は、フリップフロップ２１５の出力をクロ
ック信号２０１の４周期分（すなわち、分周信号１１２
の半周期分）だけシフトするように構成される。

【００４７】次に、位相比較部４１０の動作を説明す
る。位相比較器４１１、４２１、４３１および４４１は
それぞれ４つの信号を入力し、図の上側の２つの信号の
立ち上がりの時刻のうち、いずれが早いかを判定してそ
の結果を出力する。

【００４８】位相比較器４１１を例にとりその動作をよ
り具体的に説明する。ＮＡＮＤ４１２および４１３はＮ
ＡＮＤ４１２を出力とするＳ−Ｒ型フリップフロップを
構成している。位相比較器の外からのＮＡＮＤ４１２お
よび４１３への入力が共に”Ｌ”のとき、ＮＡＮＤ４１
２および４１３の出力は共に”Ｈ”に固定されている。
ところが、いずれか一方の入力が”Ｈ”になると”Ｈ”
を入力した方のＮＡＮＤの入力は共に”Ｈ”になるため
その出力は”Ｌ”になる。その後でもう一方の入力が”
Ｈ”になっても、この出力は変わらない。一方、ＮＯＲ
４１４の入力はＮＡＮＤ４１２と４１３の２つの入力２
１７と２２７の反転信号の２１８と２２８が入力されて
いるので、ＮＡＮＤ４１２と４１３の２つの入力が両方
とも”Ｈ”になった時に、ＮＯＲ４１４の入力は共に”
Ｌ”となり、その出力は立ち上がる。フリップフロップ
４１５はＮＯＲ４１４の立ち上がりに同期してＮＡＮＤ
４１２の出力を取り込む。

【００４９】従って、位相比較器の外から入力する信号
のうち、ＮＡＮＤ４１３の入力がＮＡＮＤ４１２の入力
よりも早く立ち上がる場合にはフリップフロップ４１５
は”Ｈ”を出力する。反対に、ＮＡＮＤ４１２の入力が
ＮＡＮＤ４１３の入力よりも早く立ち上がる場合にはフ
リップフロップ４１５は”Ｌ”を出力する。従って、正
常な場合にＮＡＮＤ４１３の入力の方がＮＡＮＤ４１２
の入力よりも早く立ち上がるように接続されていれば、
フリップフロップ４１５の”Ｌ”出力がエラー信号とな
る。他の位相比較器の動作も同様であり、正常な状態で
は”Ｈ”を出力するように接続されている。

【００５０】次に、図７〜図１３のタイムチャートを使
用し、位相比較部４１０の動作をより詳細に説明する。
図７〜図１３ではクロック信号２０１を基準とし、４つ
の位相比較器へ入力するデータ２１７、２１８、２２
７、２２８、２３７、および２３８と、フリップフロッ
プ４１５、４２５、４３５および４４５の出力を示し
た。

【００５１】まず、図２で述べたケース１の正常な状態
では位相比較器はすべて”Ｈ”を出力することを説明す
る。

【００５２】図７はケース１のタイムチャートの一例を
示している。フリップフロップ４１５、４２５、４３５
および４４５の初期値は前回の位相比較結果から決まる
ので、図に示したタイムチャート上で最初に位相比較す
るタイミングまでは”Ｈ”または”Ｌ”のいずれかに固
定されているものとする。位相比較器に入力されるデー
タの位相関係が正常なので、フリップフロップ２１４お
よび２２４はデータを取り込むべきクロック周期２４３
で取り込み、その次の周期でフリップフロップ２１５と
２２５が各々フリップフロップ２１４と２２４の出力を
取り込む。

【００５３】位相比較器４１１はＮＡＮＤ４１２にフリ
ップフロップ２２５の出力２２７を入力し、ＮＡＮＤ４
１３にフリップフロップ２１５の出力２１７を入力して
いる。２１７が立ち上がり、それからαだけ遅れて２２
７が立ち上がるので、位相比較器４１１へ入力するデー
タの位相関係は正常である。フリップフロップ２２５の
反転出力２２８の立ち下がりと同時に２１８と２２８の
両方が”Ｌ”になるのでフリップフロップ４１５の出力
は”Ｈ”に確定する。タイムチャートの右端にフリップ
フロップの確定後の出力を示す。

【００５４】位相比較器４２１はＮＡＮＤ４２２にフリ
ップフロップ２２５の反転出力２２８を入力し、ＮＡＮ
Ｄ４２３にフリップフロップ２１５の反転出力２１８を
入力している。２１８が立ち上がり、それからαだけ遅
れて２２８が立ち上がるので、位相比較器４２１へ入力
するデータの位相関係は正常である。フリップフロップ
２２５の出力２２７の立ち下がりと同時に２１７と２２
７の両方が”Ｌ”になるのでフリップフロップ４２５の
出力は”Ｈ”に確定する。

【００５５】位相比較器４３１はＮＡＮＤ４３２にフリ
ップフロップ２２５の出力２２７を入力し、ＮＡＮＤ４
３３にフリップフロップ４５４の反転出力２３８を入力
している。２３８が立ち上がり、それからαだけ遅れて
２２７が立ち上がるので、位相比較器４３１へ入力する
データの位相関係は正常である。フリップフロップ２２
５の反転出力２２８の立ち下がりと同時に２２８と２３
７の両方が”Ｌ”になるのでフリップフロップ４３５の
出力は”Ｈ”に確定する。

【００５６】位相比較器４４１はＮＡＮＤ４４２にフリ
ップフロップ２２５の反転出力２２８を入力し、ＮＡＮ
Ｄ４４３にフリップフロップ４５４の出力２３７を入力
している。２３７が立ち上がり、それからαだけ遅れて
２２８が立ち上がるので、位相比較器４４１へ入力する
データの位相関係は正常である。フリップフロップ２２
５の出力２２７の立ち下がりと同時に２２７と２３８の
両方が”Ｌ”になるのでフリップフロップ４４５の出力
は”Ｈ”に確定する。

【００５７】次に、ケース２または３の、データの立ち
上がりまたは立ち下がりのばらつきの範囲の中にクロッ
ク周期の境界が入る場合では、位相比較器４１１と４２
１のフリップフロップのうち、少なくとも一方が”Ｌ”
を出力して異常を検出することを説明する。

【００５８】図８にケース２、δ＞０の場合のタイムチ
ャートの一例を示す。ケース１の正常な場合との主な相
違は、２１７の立ち上がりが本来よりも１周期遅れで変
化することである。従って、２１７と２２７の立ち上が
りの前後関係が逆転するため、フリップフロップ４１５
の出力は”Ｌ”に確定し、エラーとなる。

【００５９】図９にケース２、δ＜０の場合のタイムチ
ャートの一例を示す。ケース１の正常な場合との主な相
違は、２１８の立ち上がりが本来よりも１周期遅れで変
化することである。従って、２１８と２２８の立ち上が
りの前後関係が逆転するため、フリップフロップ４２５
の出力は”Ｌ”に確定し、エラーとなる。

【００６０】図１０にケース３、δ＞０の場合のタイム
チャートの一例を示す。ケース１の正常な場合と異なる
のは、２２８の立ち上がりが本来よりも１周期早く変化
することである。従って、２１８と２２８の立ち上がり
の前後関係が逆転するため、フリップフロップ４２５の
出力は”Ｌ”に確定し、エラーとなる。

【００６１】図１１にケース３、δ＜０の場合のタイム
チャートの一例を示す。ケース１の正常な場合との主な
相違は２２７の立ち上がりが本来よりも１周期早く変化
することである。従って、２１７と２２７の立ち上がり
の前後関係が逆転するため、フリップフロップ４１５の
出力は”Ｌ”に確定し、エラーとなる。

【００６２】次に、ケース４の、データの立ち上がりと
立ち下がりが異なる周期に入る場合では、位相比較器４
１１および４２１は異常を検出できないことと、その代
わりに、位相比較器４３１または４４１のフリップフロ
ップいずれか一方が”Ｌ”を出力して異常を検出するこ
とを説明する。

【００６３】図１２にケース４、δ＞０の場合のタイム
チャートの一例を示す。ケース１の正常な場合との主な
相違は、２１７と２２７の立ち上がりの双方が本来より
も１周期遅れて変化することである。従って、２１７と
２２７の立ち上がりの前後関係は保存されるため、位相
比較器４１１および４２１への入力は正常であり、フリ
ップフロップ４１５および４２５は”Ｈ”を出力する。
しかし、フリップフロップ２３７の出力は２１７を４周
期分シフトさせたものなので、本来よりも１周期遅れて
立ち上がる。従って、２２８と２３７の立ち上がりの前
後関係が逆転するため、フリップフロップ４４５の出力
は”Ｌ”に確定し、エラーとなる。

【００６４】図１３にケース４、δ＜０の場合のタイム
チャートの一例を示す。ケース１の正常な場合との主な
相違は、２１８と２２８の立ち上がりの双方が本来より
も１周期遅れて変化することである。δ＞０の場合と同
様、位相比較器４１１および４２１への入力は正常であ
り、フリップフロップ４１５および４２５は”Ｈ”を出
力する。しかし、フリップフロップ２３８の出力は２１
８を４周期分シフトさせたものなので、本来よりも１周
期遅れて立ち上がる。従って、２１８と２３８の立ち上
がりの前後関係が逆転するため、フリップフロップ４３
５の出力は”Ｌ”に確定し、エラーとなる。

【００６５】最後に、ケース５について述べる。ケース
５における位相比較器への入力は、図８において、２１
７と２３７の立ち下がりを１周期分遅らせ、２１８と２
３８の立ち上がりを１周期分遅らせて考えればよい。２
１７と２２７の立ち上がりの前後関係が逆転しているこ
とに加えて、２１８と２２８の立ち上がりの前後関係も
逆転するので、フリップフロップ４１５と４２５の出力
は共に”Ｌ”に確定し、エラーとなる。

【００６６】次に、図６の回路中、制御部５００および
カウンタ部５５０の構成を説明する。フリップフロップ
５０４〜５０６はクロック信号２０１に同期して信号を
取り込み、位相比較部４１０からのエラー信号を制御部
５００内に伝えるように構成される。フリップフロップ
５０４〜５０６の前段に各々接続されたゲート回路５０
１〜５０３は、ＤＩＳＡＢＬＥ信号２３１を用いてフリ
ップフロップ５０４〜５０６への入力信号を固定するこ
とにより遅延制御信号４０１の変更を停止するために設
置される。

【００６７】フリップフロップ５１０がエラー信号を出
力するとカウンタ部５５０のカウント数が１カウントだ
け上昇するようにフリップフロップ５１０はカウンタ部
５５０に接続される。フリップフロップ５５１およびＮ
ＯＲ５５２はフリップフロップ５１０が出力するエラー
信号の立ち下がりに起動されて１クロック幅のパルスを
発生する回路を構成している。カウンタ５５３は上記パ
ルス信号に起動されて遅延制御信号４０１を１カウント
だけ上昇させ、保持するための回路である。

【００６８】ＮＡＮＤ５１４および５１５よりなるＳ−
Ｒ型フリップフロップは、遅延制御信号４０１の修正が
完了した後に、ＲＥＡＤＹ信号２３２を出力する目的で
設置されている。ゲート回路５２０は、フリップフロッ
プ５１６の出力、５０４の反転出力および５１７の出力
を入力とし、ＲＥＡＤＹ信号２３２を出力するための回
路である。

【００６９】フリップフロップ５１７の出力からカウン
タ５５３への信号は、ＲＥＳＥＴ信号を受けたときにカ
ウンタ５５３のカウント値を”０”に初期化するための
ものである。

【００７０】次に、制御部５００およびカウンタ部５５
０の動作を説明する。ＲＥＳＥＴ信号２３０とＤＩＳＡ
ＢＬＥ信号２３１が共に”Ｈ”の状態で、何サイクルか
の間クロック信号２０１が加えられると、フリップフロ
ップ５１７の出力は”Ｈ”、５１８の出力は”Ｌ”とな
り、カウンタ５５３のカウント値は”０”となる。この
時、ＮＡＮＤ回路４６０の出力が”Ｌ”すなわちエラー
がなければ、フリップフロップ５０４と５０５の出力
は”Ｌ”、５０６の出力は”Ｈ”となる。すると、何サ
イクルか後には、５１０、５１１の出力は”Ｈ”とな
る。

【００７１】すなわち、もし５１１の出力が”Ｌ”であ
れば５０９の出力が”Ｈ”となり５０８の出力は”Ｌ”
となる。以後、５０６の出力が”Ｌ”にならない限り５
０８の出力が”Ｌ”で５０９の出力が”Ｈ”の状態は保
持され、その何サイクルか後には５１０、５１１の出力
は”Ｈ”となる。

【００７２】ところが、エラーが検出されると４６０の
出力は”Ｈ”となり３サイクル後には５０６の出力は”
Ｌ”となり５０８の出力は”Ｈ”となる。すると、５１
１の出力が５０９で反転されて５１０に加えられる。

【００７３】フリップフロップ５１０〜５１２のクロッ
ク端子には送信側ユニット１００内の分周器１１０で８
分周された分周信号１１２が多数のフリップフロップ等
を介して４５４から出力されたものが加えられているた
め、５０９の出力は８周期後に５１０に取り込まれ、さ
らに８周期後には５１１に取り込まれる。これがまた５
０９で反転されるため、５０９〜５１２の出力はクロッ
ク信号の３２倍の周期で変化する。

【００７４】５１０の出力が変化すると、その立ち下が
りに起動されて５５１および５５２が構成する回路は１
クロック幅のパルスを出力し、これがカウンタ５５３に
加えられる。この後ＲＥＳＥＴ信号２３０を”Ｌ”にし
てリセットを解除するとカウンタ５５３のカウント値は
３２サイクルごとに１カウントずつ増加し、その結果が
遅延制御信号４０１を介して可変遅延回路２０３および
２１３に伝えられる。そしてエラーが解消するまでカウ
ンタ値は１カウントずつ増加し、それに伴って可変遅延
回路２０３および２１３の遅延時間も少しずつ増加す
る。

【００７５】そして、図７のケース１の状態になったと
ころで、エラーが解消され、４６０の出力が”Ｌ”とな
り、５０６の出力は”Ｈ”となる。すると、その後に５
０９の出力が”Ｈ”になったときに５０８の出力が”
Ｌ”となり、再びエラーが検出されない限り５０１から
５０９の出力は変化しない。そして、５１０〜５１２の
出力も順次保持される。

【００７６】カウント値の変化を３２サイクル毎に１カ
ウントと定めたのは、遅延時間を変化させた結果が位相
比較結果に反映されるまでの時間を十分に確保するため
である。

【００７７】ＲＥＡＤＹ信号２３２は、ＲＥＳＥＴ信号
２３０が解除され、エラー信号が消え、位相調整の動作
が終了してから８サイクル以上経過後に”Ｈ”となる。

【００７８】すなわち、ＲＥＳＥＴ信号２３０が”Ｈ”
の間は５１７の出力が”Ｈ”であり、この間にエラー状
態であれば、５０４および５１５、５１６の出力はすべ
て”Ｈ”である。その後、ＲＥＳＥＴ信号２３０が”
Ｌ”となり、さらに十分な時間が経過して５１２の出力
が５１５の出力を反転させて５１６に取り込まれるとＲ
ＥＡＤＹ信号２３２が”Ｈ”となる。これを待って、Ｄ
ＩＳＡＢＬＥ信号２３１を”Ｌ”にすると、以後はエラ
ーが検出されても遅延制御信号４０１は変化しなくな
る。

【００７９】遅延回路２２６、２１６の遅延時間α、β
が伝送路の遅延時間ばらつきγ１、γ２より十分に大き
くなるように設定しておけば、調整が一度終了した後に
時々エラーが検出されても、データ信号１０２は正常に
伝送されていると見做すことができる。

【００８０】可変遅延回路２０３および２１３は、例え
ば当社の出願にかかる特開平６−９７７８８号公報に記
載したもの等が使用可能である。そのうちの一例を図１
４に示す。バッファ６００は入力バッファ２０２の出力
を受けるバッファである。ゲート回路６１１、６１２、
６１３、６１４および６１５はそれぞれデータ信号を遅
延するために接続されている。セレクタ６０１、６０
２、６０３および６０４に入力する信号はいずれも図の
上側の入力に対し下側の入力がそれぞれの回路を通過す
る分遅延が大きい。

【００８１】例えば、遅延制御信号４０１Ａ、４０１
Ｂ、４０１Ｃおよび４０１Ｄが”Ｌ”のときセレクタ６
０１〜６０４は各々遅延時間の小さい上側の入力を選択
してその反転信号を出力し、”Ｈ”のときは逆にセレク
タ６０１〜６０４は各々遅延時間の大きい下側の入力を
選択しその反転信号を出力する。したがって、遅延制御
信号４０１Ａ、４０１Ｂ、４０１Ｃおよび４０１Ｄを変
えることによりバッファ６００がデータ信号を受けてか
らセレクタ６０１がその信号を出力するまでの遅延時間
を変えることができる。すなわち、遅延制御信号４０１
Ａ、４０１Ｂ、４０１Ｃおよび４０１Ｄが全て”Ｈ”で
あり、全てのセレクタが図の下側の入力を選択している
ときに遅延時間は最も大きい。遅延制御信号４０１Ｄ、
４０１Ｃ、４０１Ｂ、４０１Ａの順に”Ｌ”となる毎に
遅延時間は小さくなり、すべて”Ｌ”のときに遅延時間
は最小になる。

【００８２】ここで、可変遅延回路２０３および２１３
の可変幅Ａおよび分解能Ｓの設計方法の一例を示す。ま
ず、クロック信号２０１のジッタ幅および信号伝送路の
温度変化による遅延時間の変化等の総和をΔＴとおく。

【００８３】可変幅Ａの決定方法を図３を用いて説明す
る。可変幅Ａは、フリップフロップ群２０４の入力のう
ち最も遅いものがデータを取り込むべき周期２４３で必
ず取り込むことが保証されなくなった場合に、データを
一斉にずらせて、必ず次の周期で取りこめると保証され
る位相まで移動できる大きさが必要である。

【００８４】前者の位相は図３のフリップフロップ２０
４、２１４および２２４の入力を一斉に少し前に移動し
てフリップフロップ２１４の入力の立ち上がりがクロッ
ク周期の後ろの境界２４２に一致する場合である。この
時２２４の入力の立ち下がりは２４２から（β＋｜δ
｜）だけ前にある。後者の位相は、図３のフリップフロ
ップ２０４、２１４および２２４の入力を一斉に後に移
動して２２４の入力の立ち下がりが境界２４２のαだけ
後ろに一致する場合である。

【００８５】従って、この時移動させる位相の総和は
（α＋β＋｜δ｜）であり、可変幅Ａはこれ以上であれ
ばよい。なお、Ａ、α、βが製造ばらつきにより（１±
ｘ）の範囲で変化することを考慮して、Ａの設計値は、式３：Ａ×（１−ｘ）≧（α＋β）×（１＋ｘ）＋｜δ｜となるように決める。

【００８６】次に、分解能Ｓの設計方法を図４を用いて
説明する。分解能Ｓは、フリップフロップ群２０４の入
力のうち最も早いものがデータを取り込むべき周期２４
３で必ず取り込むことが保証されなくなった場合に、デ
ータを分解能Ｓだけ一斉にずらせても、最も遅いデータ
がクロックの周期の後ろの境界２４２を越えないように
しなくてはならない。

【００８７】前者の位相は図４のフリップフロップ２０
４、２１４および２２４の入力を一斉に少し後に移動し
て、フリップフロップ２２４の入力の立ち下がりが２２
４に対する前の境界２４１に一致する場合である。この
時２１４の入力の立ち上がりは２４０から（α＋β＋｜
δ｜）だけ後にある。後者の位相は、図３のフリップフ
ロップ２０４、２１４および２２４の入力を一斉に後に
移動して２１４の入力の立ち上がりが境界２４２に一致
する場合である。

【００８８】この時可変遅延回路で位相を移動させ得る
限度は（Ｔ−（α＋β＋｜δ｜））であり、可変幅Ｓは
これ以下であればよい。なお、ジッタ等で周期が最小で
（Ｔ−ΔＴ）になる場合があることと、さらにＳ、α、
βが製造ばらつきにより（１±ｘ）の範囲で変化するこ
ととを考慮して、Ｓの設計値は、式４：Ｔ≧（α＋β＋Ｓ）×（１＋ｘ）＋｜δ｜＋ΔＴとなるように決める。

【００８９】また、Ｓの設計値の上限がＡの設計値の下
限よりも大きい場合は、Ａ＝Ｓで設計することができ
る。言い換えると、可変遅延回路を１段で構成できる。
そのための条件は式３および式４より、式５：（Ｔ−（（α＋β）×（１＋ｘ）＋｜δ｜＋ΔＴ））÷（１＋ｘ）≧ （（α＋β）×（１＋ｘ）＋｜δ｜）÷（１−ｘ）となる。

【００９０】なお、本実施の形態例の説明で、データ信
号群１０２として３つの信号を示してあるが、１つ以上
任意である。遅延制御信号４０１のビット数も説明のた
め４ビットで示したが、可変遅延回路の切り替え段数に
より変わる。また、分周器１１０の分周数は８を仮定し
たが本発明はこれに限定されない。

【００９１】（２）実施の形態例２図１５は本発明の他の実施の形態例を示したものであ
る。図１５の実施の形態例は図１の実施の形態例と似た
構成であるが、主な相違点は可変遅延回路２０３の構成
と、位相比較制御回路４００の構成及び動作である。本
実施の形態例では切り替え段数１段の可変遅延回路２０
３を遅延回路２６１およびセレクタ２６０で構成してい
る。前述した通り、式５が成立する時にはこの構成の可
変遅延回路が使える。この回路は遅延回路２６１を通過
した信号と通過しない信号のいずれかを遅延制御信号４
０１を用いて選択する。切り替え段数が１段なので遅延
制御信号４０１は１ビットである。遅延回路２６２はセ
レクタ２６０が図の上側の信号を選択した時の遅延時間
に等しくなるように設計する。

【００９２】図１６は本実施の形態例等に使用する位相
比較制御回路４００の構成の一実施の形態例である。実
施の形態例１の機能の一部分を省略し、より単純な構成
で本発明を実現した一例であり、主な相違点はＤＩＳＡ
ＢＬＥおよびＲＥＡＤＹ機能の省略と位相比較器の数で
ある。

【００９３】位相比較器の数が少ないのは、本実施の形
態例において前述のケース４が起こらないことを前提と
しており、ケース４を検出するための位相比較器が不要
であるからである。その前提条件は図５の説明より、式６：｜δ｜≦α＋β で示される。

【００９４】４１５および４２５はセット機能付き、７
１１および７１２はリセット機能付きのフリップフロッ
プである。

【００９５】図１６の回路の動作を説明する。ＲＥＳＥ
Ｔ信号が”Ｈ”であり、クロック信号２０１が加えられ
ると、フリップフロップ７１０の”Ｌ”出力がフリップ
フロップ４１５、４２５、７１１および７１２に加えら
れ、７１１および７１２の出力は”Ｌ”に、４１５と４
２５の出力は”Ｈ”になる。

【００９６】ＲＥＳＥＴ信号が”Ｌ”に解除されると、
位相比較器４１１および４２１はフリップフロップ７１
２の出力が”Ｌ”である間は、実施の形態例１と同様に
位相比較を行い、エラーを検出したら”Ｌ”を出力し、
それはゲート回路４６０を介して遅延制御信号４０１を
反転する。但し、この実施の形態例で比較される信号
は、遅延制御信号の状態にかかわらず、セレクタが遅延
時間の短い側を選択した場合に相当する信号であり、そ
の比較結果を保持する。

【００９７】フリップフロップ７１１および７１２はＮ
ＯＲ４２４の立ち上がりに同期してデータを取り込む。
比較器の入力２２７と２１７の少なくとも一方が”Ｈ”
の状態から共に”Ｌ”になると、ＮＯＲ４２４の出力
は”Ｌ”から”Ｈ”となりフリップフロップ７１１は７
１０の出力”Ｈ”を取り込む。さらに比較器の入力２２
７と２１７が”Ｈ”となりその後再び”Ｌ”になると、
ＮＯＲ４２４の出力は一度”Ｌ”となった後再び”Ｈ”
となりフリップフロップ７１２は７１１の出力”Ｈ”を
取り込む。するとそれ以後は、ＮＯＲ４１４および４２
４の出力は”Ｌ”を保持するので、フリップフロップ４
１５と４２５の出力は変化しなくなる。

【００９８】この間、位相比較器４２１は位相比較を２
回行ない、４１１は少なくとも１回以上行うので、実施
の形態例１で説明したケース２、３および５のエラーを
検出できる。そして、位相比較器４１１および４２１が
それぞれ最後に行った位相比較で、いずれもエラーが検
出されなかった時には、可変遅延回路の遅延時間が短い
側の状態で正常に伝送できると判断され、遅延制御信号
４０１は短い側を選択する状態になる。逆に、少なくと
も一方でエラーが検出された場合には、遅延制御信号４
０１は可変遅延回路の遅延時間が長い側の状態で正常に
伝送できると判断され、遅延制御信号４０１は長い側を
選択する状態になる。

【００９９】（３）実施の形態例３本発明のさらに他の実施の形態例を図１７に示す。本実
施の形態例と実施の形態例１の主な相違点は、位相比較
に使用する分周信号１１２を伝送するための経路を、デ
ータ信号群１０２を伝送するための経路の１つと共用し
ている点であり、これにより信号伝送路の削減が可能で
ある。

【０１００】可変遅延回路２０３の遅延時間を設定する
場合、セレクタ１２０は分周信号１１２を選択しフリッ
プフロップ１０３へ出力する。設定が終了し、ＲＥＡＤ
Ｙ信号が”Ｈ”になった後、データ切替信号１３０を変
更してセレクタ１２０がデータ信号１０２を選択する。

【０１０１】（４）実施の形態例４本発明のさらに他の実施の形態例を図１８に示す。本実
施の形態例は実施の形態例２において、位相比較に使用
する分周信号１１２を伝送するための経路を、データ信
号群１０２を伝送するための経路の１つと共用した一例
である。

【０１０２】（５）実施の形態例５本発明のさらに他の実施の形態例を図１９に示す。本実
施の形態例と他の実施の形態例の主な相違点は、双方向
バッファを用いて送受信可能な複数のユニット間を接続
し、同一の伝送路を使用して相互に信号を送受信するこ
とである。

【０１０３】１５０はクロック信号１０１に従い動作す
る送受信ユニット、１５０Ａはクロック信号１０１Ａに
従い動作する送受信ユニットである。

【０１０４】送受信ユニット１５０および１５０Ａの可
変遅延回路の遅延時間は例えば次のように設定する。

【０１０５】装置全体を制御するユニットにより送受切
替信号１０５および１０５Ａのいずれか一方のみが送信
を有効にするように決められる。以下、送受信ユニット
１５０の可変遅延回路の遅延時間を先に決定する場合を
仮定して説明する。

【０１０６】まず、送受切替信号１０５Ａが送信を有効
にし、分周信号１１２Ａはバッファ１１４Ａおよび伝送
路３１０を介して送受信ユニット１５０へ送られる。送
受信ユニット１５０はこれを使用して可変遅延回路の遅
延時間を設定し、ＲＥＡＤＹ信号２３２を出力すると、
装置全体を制御するユニットは送受切替信号１０５Ａを
変更し、その後１０５を変更する。すると、分周信号１
１２はバッファ１１４および伝送路３１０を介して送受
信ユニット１５０Ａへ送られる。送受信ユニット１５０
Ａはこれを使用して可変遅延回路の遅延時間を設定し、
ＲＥＡＤＹ信号２３２Ａを出力する。以後、送受信ユニ
ット１５０と１５０Ａの間で信号の送受信が正しく行わ
れる。

【０１０７】なお、本実施の形態例は実施の形態例１の
構成の一部分を変更して双方向通信可能な構成を示した
が、上記いずれの実施の形態例においても双方向通信可
能な構成を実現できる。さらに、本実施の形態例は送受
信ユニットが３個以上ある場合にも適用可能である。

【０１０８】（６）実施の形態例６次に、図６に示した位相比較制御回路４００の他の実施
の形態例について述べる。図２０にその回路図を示す。
図２０において、２０００、２００１はＮＡＮＤ回路、
２００２はＳ−Ｒ型のフリップフロップ、その他の構成
要素は図６とほぼ同じである。なお、カウンタ回路５５
３の下位の３ビットは使用せず、上位の数ビットだけを
遅延制御信号４０１として使用する。図２０の構成と図
６の構成の主な違いは、ＤＩＳＡＢＬＥ信号２３１およ
びＲＥＡＤＹ信号２３２を省略しＲＥＳＥＴ信号２３０
のみで制御できるようにした点と、位相比較部４１０内
の４３１および４４１の部分とフリップフロップ４５１
〜４５４の部分を除いた点である。

【０１０９】図２０の回路の制御部の動作を示すタイミ
ングチャートの例を図２１に示す。図２１の２０１〜２
０５４は、それぞれ図２０の同じ符号で示す信号の電圧
の変化を表わす。図２０の回路のリセット信号２３０
は、図２１に示すようにある時刻にローレベルからハイ
レベルに立ち上がり所定時間後に立ち下がるように変化
をさせる。この信号が立ち上がった時点の約２サイクル
後より初期設定が開始され、立ち下がった時点の約２サ
イクル後に初期設定が終了する。

【０１１０】具体的には、リセット信号２３０が立ち上
がった次のサイクルには、２０５１の信号がハイレベ
ル、２０５４の信号がローレベルとなり、カウンタ回路
５５３がリセットされる。そしてその次のサイクルで
は、２０５４の信号がハイレベルとなってカウンタ回路
５５３のリセットが解除されるとともに、２０５２の信
号がハイレベルとなる。すると、その時にＮＡＮＤ回路
４６０の出力２０５５がハイレベルであれば、カウンタ
回路５５３のイネーブル信号２０５７はハイレベルとな
って１サイクル毎にカウントが進行する。カウンタ回路
５５３の下位の３ビットを除いた上位のビットだけが遅
延制御信号４０１として使用されるため、遅延制御信号
４０１は８サイクル毎に１ステップずつ上昇し、従っ
て、可変遅延回路２０３および２１３の遅延時間は８サ
イクル毎に１ステップずつ増大する。

【０１１１】そしてフリップフロップ２１４と２２４が
同じサイクル内に分周信号を取り込むようになって信号
２０５５がローレベルになった時、あるいは、最初から
信号２０５５がローレベルであった場合には、カウンタ
回路５５３のイネーブル信号２０５７はローレベルとな
ってその時のカウント値が保持される。

【０１１２】その後、リセット信号２３０がローレベル
になると、その２サイクル後には２０５２の信号がロー
レベルになり、以後はカウンタ回路５５３のイネーブル
信号２０５７が立ち上がることはない。従って、リセッ
ト信号２３０は、電源投入後に電源電圧と温度が安定す
るまでの時間を待ってから立ち上げ、装置内部で発生す
るノイズの周期より長い時間ハイレベルを保った後に立
ち下げるようにする。フリップフロップ２００２を設け
た理由は、初期設定終了の直前に２０５５の信号がハイ
レベルとなって遅延制御信号４０１が上昇を始めた場合
に、その後再び２０５５の信号がローレベルとなるまで
初期設定を継続させるためである。

【０１１３】また、図２０の回路では図６の回路に設け
た４３１および４４１の部分とフリップフロップ４５１
〜４５４の部分を除いてある。この部分が不要となるの
は、図１６の説明にも述べた通り式６の条件が成り立つ
場合である。すなわち、式６の条件が成り立つ場合には
図５に示したケース４が起こり得ないため、ケース４を
検出するためのこの部分が不要となる。

【０１１４】（７）実施の形態例７次に、図１６に示した位相比較制御回路４００の他の実
施の形態例について述べる。図２２にその回路図を示
す。図２２において、２２００はＳ−Ｒ型のフリップフ
ロップ、その他の構成要素は図２０とほぼ同じである。
図２２の回路についても、図２０の回路と同様に、リセ
ット信号２３０は電源投入後に電源電圧と温度が安定す
るまでの時間を待ってから立ち上げ、装置内部で発生す
るノイズの周期より長い時間ハイレベルを保った後に立
ち下げる。

【０１１５】すると、リセット信号２３０を立ち上げた
次のサイクルでフリップフロップ２２００がリセットさ
れ、その後２０５２の信号がハイレベルの間に１回でも
２０５５の信号がハイレベルになれば、遅延制御信号４
０１はハイレベルになる。２０５２の信号がハイレベル
の間に１回も２０５５の信号がハイレベルにならなけれ
ば、遅延制御信号４０１はローレベルのままである。そ
してリセット信号を立ち下げた後は、その時の遅延制御
信号４０１が保持される。

【０１１６】図１６に示した位相比較制御回路では、分
周信号１１２の立ち上がりおよび立ち下がりに対してそ
れぞれ初期設定終了の直前の１回ずつの位相比較結果の
みによって遅延制御信号４０１が決まるのに対し、図２
２の回路では、リセット信号２３０がハイレベルを保っ
ている間に行なわれる複数回の位相比較結果によって遅
延制御信号４０１が決まるため、その間に発生するノイ
ズによる位相変動分も含めたより精度の高い判定が可能
であり、従って図１６の場合よりαとβの値を小さく設
定できる。

【０１１７】（８）実施の形態例８図２３は、図２２に示した位相比較制御回路４００の更
に他の実施の形態例を示す回路図であり、フリップフロ
ップ２１４または２２４がハザードを出した時にこれが
後段に伝播するのを防ぐためのフリップフロップ２１５
および２２５を除いた構成になっている。フリップフロ
ップ２１４がハザードを出す場合はケース１とケース２
のちょうど境界の状態であり、フリップフロップ２２４
がハザードを出す場合はケース１とケース３のちょうど
境界の状態である。このような場合には、図１５のセレ
クタ２６０がいずれの経路を選択してもフリップフロッ
プ２０４は正しくデータを取り込むはずであり、従って
遅延制御信号４０１はいずれのレベルに固定されても構
わない。特に図２２のように位相比較結果を保持するフ
リップフロップ４１５および４２５と遅延制御信号４０
１を保持するフリップフロップ２２００を別々に設けた
場合は、フリップフロップ２１５および２２５は殆どの
場合不要であると考えられる。

【０１１８】（９）実施の形態例９本発明のさらに他の実施の形態例を図２４に示す。図２
４の実施の形態例は図１８の実施の形態例をさらに変形
したもので、分周信号用の伝送路３１０とデータ信号用
の伝送路３００の兼用を、データ信号用伝送路３００の
全てのビットに対して行なった構成である。図２４にお
いて、２４００はセレクタ、２４５０はセレクタ２４０
０を切り替えるための信号である。

【０１１９】また図２４には、クロック信号１０１およ
び２０１の供給方法の一例も併せて示す。図２４におい
て、２４３０はクロック信号１０１および２０１の元に
なるクロック信号を発生する発振回路、２４３１はその
クロック信号を送信側ユニット１００および受信側ユニ
ット２００に分配するためのバッファ回路である。発振
回路２４３０やバッファ回路２４３１は、それぞれ別々
のＬＳＩ内に構成することもできるし、このうちのいく
つかを同一のＬＳＩ内に構成することもできる。２４１
０および２４２０はバッファ回路２４３１から供給され
るクロック信号をそれぞれ送信側ユニット１００または
受信側ユニット２００を構成するＬＳＩ内に取り込むた
めの入力バッファ回路、２４１１および２４２１はその
クロック信号を元に所定の周波数のクロック信号を発生
するためのＰＬＬ回路、２４１２および２４２２はその
クロック信号をそれぞれ送信側ユニット１００または受
信側ユニット２００を構成するＬＳＩ内の多数の回路に
分配するためのバッファ回路である。

【０１２０】２４５０の信号は、たとえばクロック信号
２０１を分周することによって発生し、セレクタ回路２
４００がデータ信号の全てのビットを順次選択するよう
に切り替える。これにより、データ信号の経路の全ての
ビットに対して位相比較制御回路４００による判定が行
なわれるため、データ信号の経路のビット毎の遅延時間
ばらつきによる誤差を除いたより精度の高い判定が可能
であり、従って図１５や図１８の場合よりαとβの値を
小さく設定できる。

【０１２１】（１０）実施の形態例１０本発明のさらに他の実施の形態例を図２５に示す。図２
５の実施の形態例は、図１または図１５の実施の形態例
において、１個の送信側ユニット１００に対して複数の
受信側ユニット２００ａおよび２００ｂを設けた例であ
る。図２５では、送信側ユニット１００と受信側ユニッ
ト２００ａおよび２００ｂの内部の回路は一部省略して
記載したが、それぞれ図１または図１５の送信側ユニッ
ト１００および受信側ユニット２００と同じ構成であ
る。この図に示すように複数の受信側ユニットに信号を
伝送する場合、送信側ユニット１００から受信側ユニッ
ト２００ａにデータ信号が伝わる伝播時間と送信側ユニ
ット１００から受信側ユニット２００ｂにデータ信号が
伝わる伝播時間とを一致させなくても、本発明によれば
各受信側ユニット毎に位相調整が可能である。また、こ
のように複数の受信側ユニットを設ける構成は、図１７
〜１９および図２４の実施の形態例に対しても可能であ
る。

【０１２２】（１１）実施の形態例１１本発明のさらに他の実施の形態例を図２６に示す。図２
６の実施の形態例は、図１または図１５の実施の形態例
において、１個の受信側ユニット２００に対して複数の
送信側ユニット１００ａおよび１００ｂを設けた例であ
る。図２６において、２６００は複数の送信側ユニット
の内のいずれがその時に信号を出力するのかを制御する
ための回路であり、この図に示すように各ユニットの外
部に設置することもできるし、送信側ユニット１００ａ
もしくは１００ｂもしくは受信側ユニット２００の内の
いずれかの中に設置することもできる。

【０１２３】また、この実施の形態例で送信側ユニット
１００ａおよび１００ｂの中に設ける出力バッファ１０
４および１１４は、図１９の実施の形態例と同様にイネ
ーブル端子によって制御可能な出力バッファを使用す
る。この実施の形態例における初期設定は、最初に送信
側ユニット１００ａと受信側ユニット２００の間で図１
または図１５の実施の形態例における初期設定と同様に
行ない、その時の遅延制御信号４０１を受信側ユニット
２００の内部に記憶した後、送信側ユニット１００ｂと
受信側ユニット２００の間で図１または図１５の実施の
形態例における初期設定と同様に行なう。

【０１２４】そして、その時の遅延制御信号４０１も受
信側ユニット２００の内部に記憶する。実際にデータの
伝送を行なう時には、その時の送信側ユニットがいずれ
であるかに応じて、その送信側ユニットに対応する遅延
制御信号４０１を使用する。また、図２６でも、送信側
ユニット１００ａおよび１００ｂと受信側ユニット２０
０の内部の回路は一部省略して記載したが、上記に説明
した部分以外はそれぞれ図１または図１５の送信側ユニ
ット１００および受信側ユニット２００とほぼ同じ構成
である。また、この実施の形態例においても、送信側ユ
ニット１００ａから受信側ユニット２００に信号が伝わ
る伝播時間と送信側ユニット１００ｂから受信側ユニッ
ト２００に信号が伝わる伝播時間とを一致させなくて
も、本発明によれば各送信側ユニット毎に位相調整が可
能である。また、このように複数の受信側ユニットを設
ける構成は、図１７〜１９および図２４、２５の実施の
形態例に対しても可能である。

【０１２５】

【発明の効果】以上述べたように本発明によれば、周波
数は等しいが位相の異なるクロックで動作する回路間で
データを送受信する場合に、併送クロックを用いること
なく正しくデータを送受信できるため、情報処理装置の
クロック周期を短縮し高性能な情報処理装置を実現でき
る。

【図面の簡単な説明】

【図１】本発明の一実施の形態例を示す回路図である。

【図２】図１の実施の形態例の回路の動作を示すタイミ
ングチャートの例である。

【図３】図１の実施の形態例の回路の動作を示すタイミ
ングチャートの例である。

【図４】図１の実施の形態例の回路の動作を示すタイミ
ングチャートの例である。

【図５】図１の実施の形態例の回路の動作を示すタイミ
ングチャートの例である。

【図６】図１の実施の形態例に使用する位相比較制御回
路の構成を示す回路図である。

【図７】図６の位相比較器の回路の動作を示すタイミン
グチャートの例である。

【図８】図６の位相比較器の回路の動作を示すタイミン
グチャートの例である。

【図９】図６の位相比較器の回路の動作を示すタイミン
グチャートの例である。

【図１０】図６の位相比較器の回路の動作を示すタイミ
ングチャートの例である。

【図１１】図６の位相比較器の回路の動作を示すタイミ
ングチャートの例である。

【図１２】図６の位相比較器の回路の動作を示すタイミ
ングチャートの例である。

【図１３】図６の位相比較器の回路の動作を示すタイミ
ングチャートの例である。

【図１４】図１の実施の形態例に使用する可変遅延回路
の構成を示す回路図である。

【図１５】本発明の他の実施の形態例を示す回路図であ
る。

【図１６】図１５の実施の形態例に使用する位相比較制
御回路の構成を示す回路図である。

【図１７】本発明の他の実施の形態例を示す回路図であ
る。

【図１８】本発明の他の実施の形態例を示す回路図であ
る。

【図１９】本発明の他の実施の形態例を示す回路図であ
る。

【図２０】図１の実施の形態例に使用する位相比較制御
回路の他の構成を示す回路図である。

【図２１】図２０の位相比較制御回路の動作を示すタイ
ミングチャートの例である。

【図２２】図１５の実施の形態例に使用する位相比較制
御回路の他の構成を示す回路図である。

【図２３】図１５の実施の形態例に使用する位相比較制
御回路の他の構成を示す回路図である。

【図２４】本発明の他の実施の形態例を示す回路図であ
る。

【図２５】本発明の他の実施の形態例を示す回路図であ
る。

【図２６】本発明の他の実施の形態例を示す回路図であ
る。

【符号の説明】

１００送信側ユニット２００受信側ユニット１５０送受信ユニット１０１、２０１、２２１クロック信号１０２、２１７、２１８、２２７、２２８、２３７、２
３８データ信号１０３、１１３、２０４、２１４、２１５、２２４、２
２５、４１５、４２５、４３５、４４５、４５１〜４５
４、５０４〜５０６、５１０〜５１２、５１６〜５１
８、５５１、７１０〜７１２フリップフロップ１０４、１１４、２０２、２１２、６００バッファ１０５、１３０、２３０〜２３２、４０１制御信号１１０分周器１１２分周信号１２０、２６０、６０１〜６０４セレクタ２０３、２１３可変遅延回路２１６、２２６、２６１、２６２遅延回路２４０〜２４２時間の境界２４３クロック周期３００、３１０信号伝送路４００位相比較制御回路４１０、５００、５５０位相比較制御回路内の部分４１１、４２１、４３１、４４１位相比較器４１２〜４１４、４２２〜４２４、４３２〜４３４、４
４２〜４４４、４６０、５０１〜５０３、５０８、５０
９、５１３〜５１５、５１９、５２０、５５２、６１１
〜６１５ゲート回路５５３カウンタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者柏山正守神奈川県秦野市堀山下１番地株式会社日立製作所汎用コンピュータ事業部内 (72)発明者藤田文一神奈川県秦野市堀山下１番地株式会社日立製作所汎用コンピュータ事業部内 (72)発明者山本雅一神奈川県秦野市堀山下１番地株式会社日立製作所汎用コンピュータ事業部内

Claims

【特許請求の範囲】

【請求項１】第１のクロックに同期してデジタル信号を
出力する第１の回路と、上記第１のクロックと同じ周波数の第２のクロックに同
期して上記デジタル信号を取り込む第２の回路と、上記第１の回路から上記第２の回路へ上記デジタル信号
を伝達するための信号伝送路と、上記第２のクロック信号に応答して、かつ、上記第２の
回路と異なるタイミングで上記デジタル信号を取り込む
第３の回路と、上記信号伝送路の伝搬時間を変更する第４の回路と、上記第２の回路が取り込んだデジタル信号と上記第３の
回路が取り込んだデジタル信号を比較し、その結果によ
り上記第４の回路を制御する第５の回路と、および上記
第２の回路が上記デジタル信号を取り込むタイミングと
上記第３の回路が上記デジタル信号を取り込むタイミン
グの中間のタイミングで、上記デジタル信号または上記
デジタル信号で伝送される第２のデジタル信号を取り込
む第６の回路とを有する情報処理装置。
【請求項２】所定の変化をする上記デジタル信号を発生
し、上記第１の回路へ供給する信号発生回路を有する請
求項１記載の情報処理装置。
【請求項３】上記信号発生回路は、上記第１のクロック
を分周して上記デジタル信号を発生することを特徴とす
る請求項２記載の情報処理装置。
【請求項４】上記第５の回路は、上記第２の回路と上記
第３の回路が同じ信号を取り込んだ場合は上記伝搬時間
を変更しないように上記第４の回路を制御し、上記第２
の回路と上記第３の回路が異なる信号を取り込んだ場合
は上記伝搬時間を変更するように上記第４の回路を制御
することを特徴とする請求項１記載の情報処理装置。
【請求項５】上記第５の回路は、外部から入力される信
号に従って上記第４の回路を制御するか制御しないかを
決定することを特徴とする請求項４記載の情報処理装
置。
【請求項６】上記第５の回路は、外部から入力される信
号が当該情報処理装置を初期設定する信号であるとき上
記第４の回路を制御することを特徴とする請求項５記載
の情報処理装置。
【請求項７】第１のクロックに同期して第１のデジタル
信号を出力する第１の回路と、第１のクロックに同期して第２のデジタル信号を出力す
る複数の第６の回路と、上記第１のクロックと同じ周波数の第２のクロックに同
期して上記第１のデジタル信号を取り込む第２の回路
と、上記第１のクロックと同じ周波数の第２のクロックに同
期して上記第２のデジタル信号を取り込む複数の第７の
回路と、上記第１の回路から上記第２の回路へ上記第１のデジタ
ル信号を伝達するための第１の信号伝送路と、上記複数の第６の回路から上記複数の第７の回路へ上記
第２のデジタル信号を伝達するための複数の第２の信号
伝送路と、上記第２のクロック信号に応答して、かつ、上記第２の
回路と異なるタイミングで上記第１のデジタル信号を取
り込む第３の回路と、上記第１の信号伝送路の伝搬時間を変更する第４の回路
と、上記複数の第２の信号伝送路の伝搬時間を変更する複数
の第８の回路と、および上記第２の回路が取り込んだデ
ジタル信号と上記第３の回路が取り込んだデジタル信号
を比較し、その結果により上記第４の回路および上記複
数の第８の回路を制御する第５の回路とを有する情報処
理装置。
【請求項８】上記第５の回路は、上記第２の回路と上記
第３の回路が同じ信号を取り込んだ場合は上記伝搬時間
を変更しないように上記第４の回路および上記複数の第
８の回路を制御し、上記第２の回路と上記第３の回路が
異なる信号を取り込んだ場合は上記伝搬時間を変更する
ように上記第４の回路および上記複数の第８の回路を制
御することを特徴とする請求項７記載の情報処理装置。
【請求項９】上記第５の回路は、外部から入力される信
号に従って上記第４の回路および上記複数の第８の回路
を制御するか制御しないかを決定することを特徴とする
請求項８記載の情報処理装置。
【請求項１０】上記第５の回路は、外部から入力される
信号が当該情報処理装置を初期設定する信号であるとき
上記第４の回路および上記複数の第８の回路を制御する
ことを特徴とする請求項９記載の情報処理装置。
【請求項１１】第１のクロックに同期して第２のデジタ
ル信号を出力する複数の第６の回路と、上記第１のクロックと同じ周波数の第２のクロックに同
期して上記第２のデジタル信号を取り込む複数の第７の
回路と、上記複数の第６の回路から上記複数の第７の回路へデジ
タル信号を伝達するための複数の信号伝送路と、第１のデジタル信号を発生する第１の回路と、上記第１のデジタル信号を上記複数の第６の回路の内の
少なくとも１つに供給する第８の回路と、上記第１のクロックと同じ周波数の第２のクロックに同
期して上記第１のデジタル信号を上記複数の信号伝送路
の内の少なくとも１つから取り込む第２の回路と、上記第２のクロック信号に応答して、かつ、上記第２の
回路と異なるタイミングで上記第２の回路が取り込む第
１のデジタル信号を取り込む第３の回路と、上記複数の信号伝送路の伝搬時間を変更する複数の第４
の回路と、および、上記第２の回路が取り込んだデジタル信号と上記第３の
回路が取り込んだデジタル信号を比較し、その結果によ
り上記複数の第４の回路を制御する第５の回路とを有す
る情報処理装置。
【請求項１２】上記第８の回路は、上記第１のデジタル
信号を上記複数の第６の回路の内の１つに供給する回路
であり、上記第２の回路は、上記第１のデジタル信号を上記複数
の信号伝送路の内の１つから取り込む回路であることを
特徴とする請求項１１記載の情報処理装置。
【請求項１３】上記第１のデジタル信号を上記信号伝送
路に伝送する時間と、上記第２のデジタル信号を上記信
号伝送路に伝送する時間とは異なることを特徴とする請
求項１２記載の情報処理装置。
【請求項１４】上記第１のデジタル信号を上記信号伝送
路に伝送する時間は当該情報処理装置の初期設定中の時
間であり、上記第２のデジタル信号を上記信号伝送路に
伝送する時間は上記初期設定後の時間であることを特徴
とする請求項１３記載の情報処理装置。
【請求項１５】上記第５の回路は、上記第２の回路と上
記第３の回路が同じ信号を取り込んだ場合は上記伝搬時
間を変更しないように上記複数の第４の回路を制御し、
上記第２の回路と上記第３の回路が異なる信号を取り込
んだ場合は上記伝搬時間を変更するように上記複数の第
４の回路を制御することを特徴とする請求項１１記載の
情報処理装置。
【請求項１６】上記第５の回路は、外部から入力される
信号に従って上記複数の第４の回路を制御するか制御し
ないかを決定することを特徴とする請求項１５記載の情
報処理装置。
【請求項１７】上記第５の回路は、外部から入力される
信号が当該情報処理装置を初期設定する信号であるとき
上記複数の第４の回路を制御することを特徴とする請求
項１５記載の情報処理装置。
【請求項１８】上記第１のデジタル信号を上記信号伝送
路に伝送する時間と、上記第２のデジタル信号を上記信
号伝送路に伝送する時間とは異なることを特徴とする請
求項１５記載の情報処理装置。
【請求項１９】上記第１のデジタル信号を上記信号伝送
路に伝送する時間は当該情報処理装置の初期設定中の時
間であり、上記第２のデジタル信号を上記信号伝送路に
伝送する時間は上記初期設定後の時間であることを特徴
とする請求項１５記載の情報処理装置。