JP2002007322A - 位相調整制御方法及び情報処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 周波数は同じであるが位相は一致しない非同
期のクロックで動作するユニット間で、より高い周波数
で安定してデータ等を送受信できるようにする。 【解決手段】 送信側ユニット１００のクロック信号に
同期して送出されたデータを、受信側ユニット２００の
クロック信号に同期して正しく取り込まれるように、多
段に遅延時間を制御可能な可変遅延回路２０３、２１３
を伝送路中に設ける。更に、送信側ユニットのクロック
信号に同期して送出したテストデータを可変遅延回路２
０３のどの遅延時間において正しく受信したかを判定す
る手段４００と、そのチェック結果と、伝送路の特性及
び周波数に基いて外部から設定される遅延時間変動情報
及び位相マージン情報の値を用いて、可変遅延回路２０
３、２１３の最適な遅延時間を計算する手段５０２を設
けた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、並列プロセッサ等
の情報処理装置において、複数のユニットが非同期では
あるが同一の周波数で動作する場合のユニット間の信号
受け渡し技術に関し、特にクロック信号に対するデータ
信号等の位相を調整してデータを正しく取り込むように
する位相調整制御方法及びそれを適用した情報処理装置
に関する。

【０００２】

【従来の技術】多数のプロセッサを搭載し同時に動作さ
せる情報処理装置において、プロセッサ間でデータを正
しく送受信する方法は、簡単には装置内のクロックの周
波数と位相を全てのプロセッサで等しくしてデータを送
受信することである。しかしながら、クロック周波数を
上げて性能の向上を図る場合、プロセッサに用いられる
ＬＳＩの製造ばらつきや、クロック発生器から各プロセ
ッサまでの配線距離のばらつき等に起因するクロック位
相のばらつきが相対的に無視できなくなり、この方法で
はクロック周波数の向上には限界がある。

【０００３】互いの周波数は等しいが位相は異なるクロ
ックで動作するプロセッサ間においてデータを送受信す
る方法は、例えば特開平８−３２９０００号公報に記載
されている。この方法では、送信側プロセッサのクロッ
ク信号に同期して送出された複数のビットから成るパラ
レルデータを、受信側クロック信号に同期して正しく取
り込まれるように制御可能な可変遅延回路を伝送路中に
設ける。送信側プロセッサは、単純なパターン、例えば
クロック信号を８分周した信号をテストデータとして該
送信側プロセッサのクロック信号に同期して送出する。
受信側ユニットには、当該テストデータ信号からクロッ
ク信号と受信データとの位相関係を検出し、その結果を
用いて自動的に可変遅延回路を制御する位相比較制御回
路を設ける。

【０００４】位相比較制御回路では、テストデータ信号
を所定時間βだけ遅らせた信号を受信側のクロックで取
り込んだ結果と、受信側のクロックを所定時間αだけ遅
らせたクロックに同期してテストデータ信号を取り込ん
だ結果を比較し、受信データが到達する時刻がクロック
に近いか否かを判定する。従って、受信データとクロッ
クが離れていると判定された場合には、受信データはク
ロックに対して−α〜＋βの範囲を超えて離れているこ
とになり、αとβの値がデータ伝送の途中で発生するノ
イズ等による遅延時間変動より大きな値になっていれ
ば、正しくデータ送受信を行うことができる。逆に受信
データとクロックが近いと判定された場合には、可変遅
延回路を制御して受信データとクロックが離れていると
判定されるところまで受信データの位相をずらす。可変
遅延回路は多段階に遅延時間を制御できるようにすれ
ば、クロックに対して−α〜＋βの範囲を超えて離れて
いるという条件をより容易にみたすことができるため、
結果としてより高い周波数でのデータ伝送が可能とな
る。

【０００５】このように、特開平８−３２９０００号公
報に記載の方法では、ＬＳＩの製造ばらつきやクロック
位相のばらつき等に起因する送信側ユニットを構成する
ＬＳＩと受信側ユニットを構成するＬＳＩとその間を接
続する信号伝送路を合わせた遅延時間のばらつきを、テ
ストデータ信号を使って、例えばリセット時に実際の信
号伝送路を用いてクロック信号に対する位相関係を検出
し、可変遅延回路の遅延時間の初期設定を行うことによ
って補正して、クロックの１サイクル毎に１回の割合で
データを送ることができる。

【０００６】この方法でパラレルデータの送受信を行う
場合には、パラレルデータを構成する全てのビットにつ
いてクロック信号に対する位相関係の検出を行った方
が、より精度の高いばらつきの補正が可能となる。この
ためには、テストデータ信号を通せるように送信側ユニ
ットの最終段フリップフロップの前段にセレクタを設
け、受信側ユニットにおいてはすべてのデータビットの
位相比較制御を行えるように回路を構成する必要があ
る。

【０００７】このパラレル受信データのクロック信号に
対する位相関係の検出を、パリティチェックにより行う
方法がある（例えば、特願平１０−３６６７６９号参
照）。この方法では、位相調整を行う時には、送信側ユ
ニットのセレクタを切り替えてテストデータを全ビット
に伝送し、受信側ユニットでは多段階に遅延時間を制御
可能な可変遅延回路を有し、このすべての遅延時間のバ
リエーションについて、パリティチェックによるテスト
データ受信の正当性のチェックを行うことで、受信側ク
ロックが受信データのどの遅延時間に対応する位相と合
致しているかを検出する。この結果をもとに、受信デー
タの遅延時間を受信側クロックに対してなるべく離れた
位相になるように設定することにより、ノイズ等による
遅延時間変動の影響を被ることなく正しくデータを伝送
できる。

【０００８】このパリティチェック結果からの遅延時間
の決定は、判定表を引くことによって行う。例えば、８
段階に遅延時間を変えられる可変遅延回路を有する場
合、２５６パターンのパリティチェック結果がありうる
が、その全てについて、最適な遅延時間、或いは、最適
な遅延時間を決定できない旨のエラーを出力する論理
を、受信側のＬＳＩに判定表として組み込んでおくよう
にする。

【０００９】一般にノイズ等による遅延時間変動は遅延
時間の増加する方向と減少する方向について均等にはな
らない。そこで、この変動時間の差に対応する遅延をあ
らかじめ可変遅延回路に組み込んでおき、位相調整を行
う時のみ変動時間の差に対応する遅延を加えてパリティ
チェックを行い、この結果から遅延時間が決定された後
は変動時間の差に対応する遅延は行わないことによっ
て、遅延時間変動の増減方向による差を自動的に補正す
る仕組みとすることもある。

【００１０】また、テストデータパターンとして８分周
信号のような実際に送受信されるデータより低いピッチ
の単純な繰り返し信号を用いるのではなく、ノイズ等に
よる遅延時間変動が生じやすいデータパターンを用いる
ことによって、同時切り替えノイズやクロストークノイ
ズの影響を位相調整結果に反映させて、必要とする補正
項目を減らすことでより、正確な遅延時間の決定を行う
ようにすることもできる。

【００１１】

【発明が解決しようとする課題】上述した特開平８−３
２９０００号公報に記載の従来技術では、α及びβがＬ
ＳＩ設計時に決まってしまうため、実使用時に想定外の
遅延時間変動が発生した場合には、ＬＳＩ設計段階まで
戻らなければならず、修正に多大な時間とコストを要し
てしまう。

【００１２】また、α及びβの設計値についても、ＬＳ
Ｉ製造ばらつきを考慮して実際に起こる遅延時間変動量
よりも大きな値で設計しなければならないため、送受信
を行う全てのユニット間におけるデータとクロックの位
相関係を任意とし、かつ選別を行うことなくＬＳＩを任
意に使用できるようにするためには、伝送周波数の向上
が制限される。

【００１３】さらに、電源電圧やＬＳＩ温度の変動によ
る影響は、可変遅延回路における遅延時間が大きい場合
ほど大きい遅延時間の変動となって現れることになる
が、この影響が考慮されていない。

【００１４】一方、伝送周波数を向上させるために多段
階の可変遅延回路を用い、その遅延時間の決定をパラレ
ルデータのパリティチェック結果から判定表に引いて行
う方法においても、判定表をＬＳＩ論理に組み込むため
に必要な論理ゲート数が可変遅延回路の段数の累乗で増
加してしまい、伝送周波数の向上が制限される。また、
この場合も、実使用時に想定外の遅延時間変動が発生し
判定表の修正が必要となった場合には、ＬＳＩ設計段階
まで戻らなければならず、修正に多大な時間とコストを
要する。

【００１５】また、ノイズ等による遅延時間変動の遅延
時間の増加する方向と減少する方向についての差を可変
遅延回路に組み込んで補正する方法においても、その変
動時間差に相当する遅延がＬＳＩ製造ばらつきに依存す
る問題と、設計値の修正に時間とコストを要する問題が
ある。

【００１６】パラレルデータを構成する各ビットの伝送
遅延を一定に設計し、パラレルデータ毎に位相比較制御
回路を持って全ビットに同じ遅延を与えることで位相を
調整する方式では、ＬＳＩあたり多くの信号を送出する
場合、設計上同時に出力信号の切り替えが行われること
になり、出力回路に流れる電流変化に伴って発生する同
時切り替えノイズによって、伝送周波数の向上、或い
は、ＬＳＩあたりに設けることのできる信号ピン数に制
限が生じる。

【００１７】信号ピン数に制限のあるＬＳＩを用いて高
性能のデータ転送制御を実現するためにデータ幅を拡張
し、複数のＬＳＩを組みにしてそれぞれのＬＳＩがデー
タ幅の一部の制御を担当する形でデータの転送経路を構
成する場合に、それぞれのＬＳＩが同期して処理を行う
のが最も簡単な方法である。このような形態のデータの
転送経路において、あるＬＳＩ間でのみデータに伴って
送られる制御信号に誤りが生じると、誤りの生じたＬＳ
Ｉにおける制御だけが他のＬＳＩとは異なる状態になっ
てしまい、障害の回復には複雑な手順が必要となり、重
度障害としてシステムダウンの原因となりうる。このた
め制御信号の伝送に関しては、何らかの障害回避の手段
が設けられていることが望ましい。

【００１８】本発明の目的は、周波数が同じであるが位
相は必ずしも一致しないクロックで動作するユニット間
での信号を送受信する伝送路中に設けられる、クロック
信号に対する受信データの位相を多段階に調整可能な可
変遅延回路を正確に制御することによって、より高い伝
送周波数でデータ送受信を可能とする位相調整制御方法
及びそれを適用した情報処理装置を提供することにあ
る。

【００１９】

【課題を解決するための手段】本発明では、ノイズ等に
よる遅延時間変動を初期設定情報として外部からのソフ
トウェア制御等によって与えられるようにする。そし
て、クロック信号に対する受信データの位相を多段階に
調整する可変遅延回路の遅延時間の決定にあたっては、
すべての遅延時間のバリエーションについて行ったパリ
ティチェック結果等からテストデータを正しく受信でき
ない遅延時間の範囲を特定し、このデータが正しく送受
信できなくなる境界となる遅延時間に対して、外部から
与えられた遅延時間変動及び位相マージンの値を加減算
することによって、ノイズ等による遅延時間変動の影響
を被ることなく安全にデータを受信できる遅延時間を決
定する。

【００２０】初期設定情報として外部から与える遅延時
間変動情報は、設計の前段階に行われる伝送路の特性や
ノイズ量の評価結果に基づいて導出され、可変遅延回路
が調整可能な最小の遅延時間を単位にして与えられる。
実使用時に想定外の遅延時間変動が発生した場合には、
通常の場合外部記憶装置に保存されている初期設定情報
の変更だけで修正が可能になる。また、遅延時間の増加
する方向と減少する方向についてそれぞれ別にレジスタ
を設けて遅延時間変動情報を与えられるようにすること
により、方向による変動時間差に対応する遅延をあらか
じめ可変遅延回路に組み込んでおくことなく、容易に修
正可能な形で補正を実現することができる。

【００２１】さらに、ＬＳＩの製造ばらつきによって可
変遅延回路の遅延時間が変わる分を位相マージンとして
確保しておかなければＬＳＩ選別を行うことなく任意に
使用することはできないので、この位相マージンを遅延
時間変動情報として与えることのできるレジスタも、遅
延時間の増加、減少方向それぞれについて別に設ける。
データ伝送周波数が比較的低い場合には、外部から大き
い位相マージンの値を与えることができて、伝送周波数
にバリエーションがあったとしても初期設定情報の変更
だけで位相マージンの最適化を実現することができる。

【００２２】具体的には、可変遅延回路の遅延時間の決
定は、パリティチェック結果等から特定したテストデー
タを正しく受信できない遅延時間の範囲の境界となる遅
延時間に対して、遅延時間減少方向の境界から遅延時間
変動と位相マージンの値を減算する方法、或いは、遅延
時間増加方向の境界に遅延時間変動と位相マージンの値
を加算する方法によって行う。また高い伝送周波数の場
合には１周期分遅れたテストデータを正しく受信できな
い遅延時間の範囲が存在し、遅延時間増加方向と減少方
向の境界にはさまれた形のテストデータを正しく受信で
きた遅延時間の範囲から選択する方法があり、この場合
には、増加方向、減少方向のそれぞれの境界からともに
遅延時間変動と位相マージンの値を加算、減算して残っ
た部分から中央値を選択する。これら３通りの遅延時間
の計算を行うことのできる手段を、パリティチェック結
果から特定したテストデータを正しく受信できない遅延
時間の範囲の遅延時間増加、減少両方向の境界を特定す
る手段とともに設ける。

【００２３】上記３通りの方法で求められた遅延時間の
うち、可変遅延回路の遅延時間が最小とした時に十分な
マージンをもってテストデータを正しく受信できる場合
に相当する、遅延時間減少方向の境界から遅延時間変動
と位相マージンの値を減算する方法がとれる場合には、
この方法で遅延時間を決定する。この方法がとれない場
合には、１周期分遅れたテストデータを正しく受信でき
ない遅延時間範囲が存在するかどうかによって、残り２
通りの方法によって求められた遅延時間から選択するも
のとする。この順位づけによって、可変遅延回路におけ
る遅延時間が大きい場合ほど大きい変動となって現れる
電源電圧やＬＳＩ温度の変動による影響を抑えて、テス
トデータを正しく受信できない遅延時間の範囲が送受信
を行うユニット間におけるデータとクロックの位相関係
に応じて任意にシフトしても位相マージンの確保するこ
とができる。

【００２４】このように、任意にデータとクロックの位
相関係を変更できる回路に対しては、送信側ＬＳＩの出
力信号数が多く同時切り替えノイズが問題になる場合
に、送信回路においても多段階の可変遅延回路を設ける
ことによって出力データの位相を変更可能とすることに
よってノイズを削減することができる。

【００２５】また、このように、判定表を用いずレジス
タと加算器に組み合わせ論理による方法によれば、必要
な論理ゲート数が可変遅延回路の段数の累乗で増加する
ことなく遅延時間の決定が行えるため、調整可能な可変
遅延回路の段階数を増加させて位相の調整をより微細な
単位で正確に行うことを通じて、データ伝送周波数の向
上を実現することができる。

【００２６】

【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して詳細に説明する。図１は本発明の一
実施形態の構成例を示すブロック図である。図１におい
て、１００は送信側ユニット、２００は受信側ユニッ
ト、３００、３１０及び３２０は送信側ユニット１００
と受信側ユニット２００を接続する伝送路である。送信
側ユニット１００はテストデータ生成部１２０、送信デ
ータ制御部１５０、セレクタ１０３、１１３、パリティ
生成部１２３、フリップフロップ１０４、１１４、１２
４、出力バッファ１０５、１１５、１２５を具備する。
受信側ユニット２００は入力バッファ２０２、２１２、
２２２、可変遅延回路２０３、２１３、２２３、フリッ
プフロップ２０４、２１４、２２４、ＡＮＤゲート２０
５、２１５、受信データ制御部２５０、パリティチェッ
ク部４００、チェック結果用ラッチ回路４０１、セレク
タ４０３、５０３、構成情報保持部５００、カウンタ部
５０１、遅延時間計算部５０２、遅延時間用ラッチ回路
５０４、デコーダ５０５を具備する。

【００２７】送信側ユニット１００はクロック信号１０
１に従って動作し、受信側ユニット２００はクロック信
号２０１に従って動作するものとする。但し、図１では
省略したが、クロック信号１０１及び２０１は同一のク
ロック発生器から供給され、周波数は一致するが、その
供給経路の遅延時間ばらつき等のため位相は必ずしも一
致しないことを前提とする。

【００２８】通常、データ転送は、送信側ユニット１０
０内部の送信データ制御部１５０からのデータ信号１０
２をセレクタ１１３を介し、クロック信号１０１に同期
してフリップフロップ１０４、出力バッファ１０５によ
り送出し、伝送路３００を経由して受信側ユニット２０
０に伝播し、受信側ユニット２００にて、入力バッファ
２０２、可変遅延回路２０３を通り、クロック信号２０
１に同期してフリップフロップ２０４に取り込むことに
よって行う。このデータ信号１０２に伴って、制御信号
１１２がセレクタ１１３を介し、クロック信号１０１に
同期してフリップフロップ１１４、出力バッファ１１５
から送出され、伝送路３１０を経由し、受信側ユニット
２００にて、入力バッファ２１２、可変遅延回路２１３
を通り、クロック信号２０１に同期してフリップフロッ
プ２１４に取り込まれ、ＡＮＤゲート２１５を介して受
信データ制御部２５０に入力される。同様に、フリップ
フロップ２０４に取り込まれたデータは、ＡＮＤゲート
２０５を介して受信データ制御部２５０に入力される。

【００２９】可変遅延回路２０３及び２１３は、受信側
ユニット１００でクロック信号１０１に同期してフリッ
プフロップ１０４及び１１４から送出されるデータ及び
制御信号が、受信側ユニット２００で全て同じ時刻のク
ロック信号２０１に同期して取り込まれるように、入力
バッファ２０２及び２１２の出力を遅延してフリップフ
ロップ２０４及び２１４の入力へ送出するために設置さ
れる。

【００３０】データ及び制御信号の位相は、ＬＳＩの製
造ばらつきによる素子の駆動力等の違いや伝送路３００
及び３１０の遅延時間の差等により、フリップフロップ
２０４及び２１４の入力する時点ではある時間幅をもっ
てばらつく。クロック信号２０１の位相がこのばらつき
の時間幅の中に入った場合、一部のデータ或いは制御信
号は、１サイクル後のクロック信号に同期して取り込ま
れる場合、或いは、フリップフロップ２０４及び２１４
の出力が不確定状態になる場合が起こりうる。可変遅延
回路２０３及び２１３は、全てのデータ及び制御信号を
一斉にある時間だけ遅延させて、このばらつきの時間幅
をクロック信号２０１の位相からはずす働きをしてい
る。

【００３１】可変遅延回路２０３及び２１３の遅延時間
は、遅延制御信号５１０を介して制御される。後述する
ように、遅延制御信号５１０のもととなる遅延時間は、
遅延時間計算部５０２が、送信側ユニット１００のテス
トデータ生成部１２０が出力するテストデータ１２２
を、受信側ユニット２００のフリップフロップ２０４及
び２１４が正しく受信するように、あらかじめ信号５２
０を介し外部から与えられて構成情報保持部５００に保
持される遅延時間変動及び位相マージン情報の値を参照
して計算することにより決定される。テストデータ１２
２がフリップフロップ２０４及び２１４に正しく受信さ
れたかどうかの判定はパリティチェック部４００が行
う。

【００３２】受信側ユニット１００のパリティビット生
成部１２３からのパリティビットが、クロック信号１０
１に同期してフリップフロップ１２４から送出され、受
信側ユニット２００でクロック信号２０１に同期してフ
リップフロップ２２４に取り込まれてパリティチェック
部４００に至る伝送経路は、データ及び制御信号が送信
側ユニット１００のフリップフロップ１０４及び１１４
から受信側ユニット２００のフリップフロップ２０４及
び２１４に至るまでの伝送経路と同じ構成とする。より
具体的には、受信側ユニット１００のフリップフロップ
１０４、１１４及び１２４、出力バッファ１０５、１１
５及び１２５、受信側ユニット２００の入力バッファ２
０２、２１２及び２２２、可変遅延回路２０３、２１３
及び２２３、並びに、フリップフロップ２０４、２１４
及び２２４は同一構成の回路を使用し、各回路間の配線
長や負荷数などをなるべく合わせた設計を行うのが望ま
しい。伝送路３００、３１０及び３２０は配線長などの
条件が同一の伝送路を使用することが望ましい。

【００３３】パリティチェック部４００では、可変遅延
回路２０３、２１３及び２２３が生成可能なすべての遅
延時間（遅延段数）についてテストデータを遅延させた
場合のチェックを行い、チェック結果を遅延段数分だけ
設けたラッチ回路４０１に保持する。この可変遅延回路
２０３、２１３及び２２３の遅延時間を順次変えていく
遅延制御信号５１０の生成のために、カウンタ部５０１
が設置される。該カウンタ部５０１は位相調整制御起動
信号５２０でカウントを開始し、そのカウント値が遅延
時間データとしてセレクタ５０３、ラッチ回路５０４を
介してデコーダ５０５でデコードされ、順次、遅延制御
信号５１０が生成される。

【００３４】次に、本実施形態の位相調整動作を説明す
る。まず、位相調整動作を開始する前に、システムの立
ち上げ等を制御するソフトウェアによって、外部から信
号５２０を介して構成情報保持部５００に対して遅延時
間変動及び位相マージン情報の値が与えられる。その
後、信号１３０を介してセレクタ１０３及び１１３をテ
ストデータ出力に切り替えて、送信側ユニット１００か
らクロック１０１に同期してテストデータとそのパリテ
ィビットの送出を開始し、受信ユニット２００では、信
号５３０を介してカウンタ部５０１に対して位相調整制
御の起動をかける。カウンタ部５０１では、遅延制御信
号５１０の生成を該カウンタ部５０１から行うようにセ
レクタ５０３を切り替え、一定の間隔で遅延時間の小さ
い順に、可変遅延回路２０３、２１３及び２２３の遅延
時間を最小から最大まで変化させていく。この間、パリ
ティチェック部４００では、クロック２０１に同期して
フリップフロップ２０４、２１４及び２２４のテストデ
ータとパリティビットを取り込み、それぞれの遅延時間
に対してパリティチェックを行い、順次、パリティチェ
ック結果をセレクタ４０３を介してラッチ回路４０１に
保持していく。すべての遅延時間についてのチェック結
果が揃った時点で、カウンタ部５０１は遅延時間計算部
５０２に起動をかけ、セレクタ５０３を該遅延時間計算
部５０２の出力に切り替える。遅延時間計算部５０２
は、ラッチ回路４０１に保持された最小から最大までの
それぞれの遅延時間に対するパリティチェック結果及び
構成情報保持部５００の遅延時間変動や位相マージン情
報の値を参照して最適の遅延時間を決定し、該遅延時間
に対応する遅延制御信号５１０を生成する。

【００３５】以上のようにして可変遅延回路２０３及び
２１３の遅延時間が決定されたなら、送信側ユニット１
００では、信号１３０を介してセレクタ１０３及び１１
３を送信データ制御部１５０の出力に切り替え、受信側
ユニット２００では、ＡＮＤゲート２０５及び２１５を
開いて、データ及び制御信号の受信データ制御部２５０
への入力を有効にする。

【００３６】以下、図２から図５によって遅延時間計算
部５０２について詳しく説明する。

【００３７】まず、図２を用いて、遅延時間を計算する
にあたって問題となるフリップフロップ２０４、２１４
及び２２４の入力とクロック信号２０１の位相関係を説
明する。ここで、クロック周期をＴとし、可変遅延回路
２０３、２１３及び２２３において最小の遅延時間を選
択した場合に、パリティチェック部４００において正し
く受信が行われないと判定される、位相調整時の入力信
号の不確定時間を２×Ａ１、実使用時の入力信号の不確
定時間の位相調整時に対する増分のうち、遅延時間減少
方向への増分をＢ１、遅延時間増加方向への増分をＣ１
とする。また、位相調整時の入力信号の不確定時間帯の
中心時刻からクロック信号２０１の立ち上がり時刻を差
し引いた位相差をＤ１とする。

【００３８】クロック信号に対する入力信号の位相差
は、可変遅延回路２０３、２１３及び２２３による遅延
時間によって増加する。これをＤ１、Ｄ２、・・・Ｄｎ
（ｎ＝可変遅延回路が調整可能な遅延段数）とする。Ａ
１に算入される同一ＬＳＩチップでの製造ばらつきに起
因するビット間遅延時間のばらつき、及び、Ｂ１及びＣ
１に算入される電源電圧やＬＳＩ温度の変動による影響
は、可変遅延回路における遅延時間が大きい場合ほど大
きい入力信号不確定時間となって現れるため、位相差Ｄ
１、Ｄ２、・・・Ｄｎに対応して値が増加する入力信号
不確定時間を、Ａ１、Ａ２、・・・Ａｎ、Ｂ１、Ｂ２、
・・・Ｂｎ、Ｃ１、Ｃ２、・・・Ｃｎとしている。ここ
で、クロック信号の立ち上がり時刻において、位相調整
時の入力信号不確定時間帯２×Ａｊにかかる遅延時間ｊ
についてのチェックは正しく受信が行われないと判定さ
れる。

【００３９】次に、図３を用いて、図２に示した一例の
位相関係において、ラッチ回路４０１に保持されるテス
トデータのパリティチェック結果と、外部から構成情報
保持部５００に与えられる遅延時間変動及び位相マージ
ン情報の値から、遅延時間計算部５０２が算出する遅延
時間との関係について説明する。

【００４０】図２に示した例では、パリティチェック結
果から特定したテストデータを正しく受信できない遅延
時間の範囲の境界となる遅延時間は、遅延時間減少方向
の境界が５番目（Ｐ０＝５）と２５番目（Ｐ２＝２５）
に小さい遅延時間であり、遅延時間増加方向の境界は９
番目（Ｐ１＝９）に小さい遅延時間にあたる。図３で
は、これら３通りの遅延時間で可変遅延回路２０３、２
１３及び２２３を動作した場合の入力信号不確定時間の
様子を示している。

【００４１】第一の境界Ｐ０から遅延時間減少方向にテ
ストデータが正しく受信できているが、実使用時には、
電源電圧ノイズ及びＬＳＩ温度変動等による遅延時間変
動Ｃ５によって、データ伝送が正しく行われなくなる時
間帯がある。同様に、第二、第三の境界Ｐ２、Ｐ１には
さまれたテストデータが正しく受信できている範囲に
も、Ｃ２５、Ｂ９で示す遅延時間変動の時間帯が存在す
る。これらの遅延時間変動量は、これらの伝送路の特性
から評価できる。即ち、電源電圧ノイズ発生量及び温度
変動量に感度係数をかけてＬＳＩゲート遅延の総計を乗
算して遅延時間減少方向及び増加方向のそれぞれについ
て導出できる。これらの遅延時間増加方向及び減少方向
に対する遅延時間変動情報を、それぞれＧｔ及びＨｔと
して外部から設定できるように、構成情報保持部５００
に対してレジスタを設ける。ここに設定されるＧｔ及び
Ｈｔは、可変遅延回路２０３、２１３及び２２３が調整
可能な最小の遅延時間の設計値を単位として端数は切り
上げて与えられ、また実際の遅延時間変動量はＬＳＩゲ
ート遅延の総計に比例するが、Ｇｔ及びＨｔは、ＬＳＩ
ゲート遅延の総計＝可変遅延回路における遅延時間は最
大の場合として求めればよい。

【００４２】ＬＳＩ製造プロセスが遅延時間が大きくな
る方向にばらついた場合には、これらの遅延時間変動量
は可変遅延回路設計値に基づいて導出されたＧｔ及びＨ
ｔよりも大きくなる。図３においては、これをＥ２、Ｅ
５、Ｅ９、Ｅ１５、Ｅ２５、Ｆ２、Ｆ５、Ｆ９、Ｆ１
５、Ｆ２５で示している。この影響をカバーする目的
で、遅延時間増加方向及び増加方向それぞれに対する位
相マージン情報をαＧ０、αＧ１及びαＨとして、それ
ぞれＧｔ及びＨｔとは別に外部から設定できるように、
構成情報保持部５００に対して同様にレジスタを設け
る。ここで、αＧ０は第一の境界Ｐ０から遅延時間増加
方向への位相マージン、αＧ１は第二の境界Ｐ２から遅
延時間増加方向への位相マージン、αＨは第三の境界Ｐ
１から遅延時間減少方向への位相マージンを示し、これ
らαＧ０、αＧ１及びαＨは、可変遅延回路が調整可能
な最小の遅延時間の設計値を単位として与えられる。遅
延時間増加方向に２通りの位相マージン情報の値を設定
可能とするのは、Ｐ０とＰ２とではクロック周期にして
ほぼ１サイクル分だけ遅延時間に差があって、これによ
る遅延時間変動の増大を無視できないからである。

【００４３】図４は遅延時間計算部５０２における遅延
時間算出のアルゴリズムを示したものである。パリティ
チェック結果を遅延時間の小さい方から調べていって、
テストデータを正しく受信できない遅延時間の範囲の境
界となる遅延時間Ｐ０、Ｐ１、Ｐ２を特定する（ステッ
プＳ１）。そして、まず、第一の境界Ｐ０から遅延時間
減少方向のＰ０−Ｇｔ−αＧ０を計算して（ステップＳ
２）、それを第一の候補とし、この値が正の場合（ステ
ップＳ３でＹＥＳ）、該第一の候補を計算結果として出
力する（ステップＳ４）。第一の候補が正でない場合は
（ステップＳ３でＮＯ）、第二の境界Ｐ２が検出された
かどうかで計算法が異なる。第二の境界Ｐ２が検出され
ない（可変遅延回路の最大遅延時間に対してデータ伝送
周波数が低い）場合には（ステップＳ５でＮＯ）、第二
の候補としてＰ１＋Ｈｔ＋αＨを計算結果として出力す
る（ステップＳ７）。第二の境界Ｐ２が検出された場合
には（ステップＳ５でＹＥＳ）、第二の候補として（Ｐ
２−Ｇｔ−αＧ１＋Ｐ１＋Ｈｔ＋αＨ）／２を計算結果
として出力する（ステップＳ６）。

【００４４】図５は、図４のアルゴリズムを実現する遅
延時間計算部５０２の回路構成例を示したものである。
カウンタ部５０１から通知される、遅延時間を最小から
最大まで変化させてテストデータのパリティチェックを
行うステージが終了したことを示す信号７０１を契機に
して、該遅延時間計算部５０２の内部カウンタ７１０が
可変遅延回路の遅延時間に関するカウントを開始し、ラ
ッチ回路４０１の出力であるパリティチェック結果７０
０からテストデータを正しく受信できない遅延時間の範
囲の境界となる遅延時間Ｐ０、Ｐ１、Ｐ２を特定し、フ
リップフロップ７５０、７５１、７５２に値をセットす
る。ここで、セレクタ７２０はカウンタ７１０の示す遅
延時間におけるパリティチェック結果を選択し、セレク
タ７２１或いは７２２は＋１回路７１１或いは＋２回路
７１２を介し、カウンタ７１０の示す遅延時間より１段
階或いは２段階遅い遅延時間におけるパリティチェック
結果を選択する。また、セレクタ７２３は−１回路７１
３を介し、カウンタ７１０の示す遅延時間より１段階早
い遅延時間におけるパリティチェック結果を選択する。
これらの選択結果の値が変化するポイント、即ち、パリ
ティチェック結果が正から不正に変化するポイントをＡ
ＮＤゲート７３０、７３１、７３２において判定し、そ
の時のカウンタ７１０の値をフリップフロップ７５０、
７５１、７５２へセットするセット信号とする。こうし
て、Ｐ０、Ｐ１、Ｐ２がフリップフロップ７５０、７５
１、７５２にセットされる。但し、第二の境界Ｐ２のフ
リップフロップ７５２に対しては、第一の境界Ｐ０がフ
リップフロップ７５０にセットされた後セットを行うた
め、これを判定する比較器７４３が設けられる。カウン
タ７１０は、７０２で指示される可変遅延回路の最大遅
延段数の値（最大遅延時間）まで到達すると、カウント
を終了とする。最大遅延段数は構成情報保持部５００に
あらかじめ保持しておく。

【００４５】次に、フリップフロップ７５０、７５１、
７５２の値と、構成情報保持部５００の出力である遅延
時間変動情報７６０、７６３及び位相マージン情報７６
１、７６２、７６４から、上述の計算式に従って、７７
０〜７７８の演算回路を用いて３通りの遅延時間を計算
し、セレクタ７８０が判定回路７８１、７８２の大小比
較に従って、３通りの遅延時間から最適の計算値を選択
して７９０に出力する。ここで、加算回路７７０はＰ１
＋Ｈｔ＋αＨを出力し、加算回路７７１はＰ２−Ｇｔ−
αＧ１を出力し、加算回路７７２はＰ１＋Ｈｔ＋αＨを
出力する。平均値計算回路７７８は加算回路７７１、７
７２の出力を入力して、（Ｐ２−Ｇｔ−αＧ１＋Ｐ１＋
Ｈｔ＋αＨ）／２を出力する。判定回路７８１は、Ｐ０
と（Ｇｔ＋αＧ０）の大小関係、即ち、Ｐ０−Ｇｔ−α
Ｇ０＞０かどうかを判定する。また、判定回路７８２
は、Ｐ２と可変遅延回路の最大遅延時間の大小関係、即
ち、第二の境界Ｐ２が存在するかどうかを判定する。セ
レクタ７８０は、判定回路７８１、７８２の判定結果を
もとに、加算回路７７０、平均計算回路７７８あるいは
加算回路７７２のいずれかの出力を選択する。

【００４６】本実施の形態によれば、任意のＤ１（入力
信号のクロックに対する位相差）及び（動作限界に達す
るまでの）連続したクロック周期Ｔに関して、同一のア
ルゴリズムを用いることができるため、遅延時間の決定
のために必要な論理ゲート数は可変遅延回路の段数の対
数で増加するにすぎない。また、製造ばらつきをどこま
で許容するかの基準によって、或いは、伝送周波数が比
較的低いためにより大きな位相マージンが期待できるよ
うな場合には、位相マージン情報を適した値に変更して
設定し直すだけで、同一のハードウェアによって計算さ
れる遅延時間を条件に合わせて最適化することができ
る。

【００４７】図６は、本発明の他の実施形態の構成例を
示すブロック図である。図６において、図１と同一の部
分には同一の符号が付けられている。図１の構成との主
な相違点は、受信側ユニット２００において、クロック
信号２０１に対するデータ信号１０２の位相を調整する
可変遅延回路２０３の遅延時間を制御する遅延制御信号
５１０に対して、データ信号１０２に伴って送出される
制御信号１１２の位相を調整する可変遅延回路２１３の
遅延時間を制御する遅延制御信号５５０を分け、該遅延
制御信号５５０を生成するための加算器５５１、減算器
５５２、セレクタ５５３、遅延時間ラッチ回路５５４、
デコーダ５５５を別に設けて、制御信号１１２を受信す
るフリップフロップ２１４のクロック信号に受信データ
制御部２５０で用いるクロック信号２５１を用いている
点である。

【００４８】テストデータのパリティチェックを行うス
テージでは、カウンタ部５０１の出力をセレクタ５０
３、ラッチ回路５０４を介してセレクタ５５３で選択
し、ラッチ回路５５４、デコーダ５５５でデコードする
ことで、制御信号１１２に対する可変遅延回路２１３の
遅延時間を最小から最大まで変化させる。該可変遅延回
路２１３の最適遅延時間の決定ステージでは、その遅延
制御信号５５０の生成にあたる加算器５５１及び減算器
５５２には、遅延制御信号５１０の生成のために図１の
構成における場合と同じアルゴリズム（図４、図５）で
算出される遅延時間計算部５０２からの出力と、構成情
報保持部６００を介して図１の構成で説明した情報（遅
延時足変動、位相マージン）５２０とは別に外部から設
定される所定の値６１０が入力され、制御信号１１２に
対する可変遅延回路２１３の遅延時間を、データ信号１
０２に対する可変遅延回路２０３の遅延時間に対して一
定値だけずらす。セレクタ５５３は、遅延時間計算部５
０２の出力と構成情報保持部６００からの所定値６１０
の大小を比較する比較回路５５６の比較結果に基づき加
算器５５１あるいは減算器５５２のいずれかの出力を選
択する。

【００４９】この機能を利用すると、送信データ制御部
１５０及び受信データ制御部２５０における送受信デー
タの処理を、ユニット間伝送周波数の半分の周波数で行
っている場合に、送信データ１０２に伴って送られる制
御信号１１２は、送信データ制御部１５０及び受信デー
タ制御部２５０の処理ピッチに合わせてデータ信号の半
分の周波数で伝送し、制御信号に対する可変遅延回路２
１３の遅延時間をデータ伝送サイクルの半分だけ、デー
タ信号の遅延時間に対してずらすことができる。

【００５０】図７に本実施形態のタイムチャートを示
す。図７に示すように、制御信号をデータ信号の半分の
周波数で伝送できることにより、制御信号伝送に関して
は、データ信号伝送の位相マージンに対してほぼ２倍の
位相マージン確保することが可能となり、その結果、制
御信号に関する誤りの発生を防止することができる。

【００５１】図８は、本発明の更に他の実施形態の構成
を示すブロック図である。図８においても、図１と同一
の部分には同一の符号が付けられている。図１の構成と
主な相違点は、送信側ユニット１００においても可変遅
延回路１４０、１４１、１４２を設けてデータ信号１０
２、制御信号１１２、パリティビット１１３の位相を変
更可能としている点である。可変遅延回路１４０、１４
１、１４２の遅延制御信号６１０は、送信側ユニット１
００における構成情報保持部６００に信号６０１を介し
て外部から与えられる遅延時間の値６０２を設定するこ
とで生成する。

【００５２】この機能を利用すると、図８の回路を複数
セット設けてＬＳＩあたり多くの信号を送出する場合
に、それぞれのセットが有する可変遅延回路に対して異
なる出力遅延時間を与えることによって同時に出力信号
の切り替えが行われることがなくなって、出力回路に流
れる電流変化に伴って発生する同時切り替えノイズによ
る伝送周波数の向上、或いは、ＬＳＩあたりに設けるこ
とのできる信号ピン数に生じる制限を緩和することがで
きる。

【００５３】

【発明の効果】以上説明したように、本発明によれば、
周波数は同じであるが位相は一致しない非同期のクロッ
クで動作するユニット間でデータを送受信する場合に、
必要な論理ゲート数が可変遅延回路の段数の累乗で増加
することなく遅延時間の決定が行えるため、伝送路中に
設けられるクロック信号に対する受信データの位相を多
段階に制御可能な可変遅延回路の段数を増加させて、位
相調整をより微細な単位で正確に行うことが容易に可能
であり、よりデータ伝送周波数の向上を実現することが
できるようになる。

【図面の簡単な説明】

【図１】本発明の一実施形態の構成を示すブロック図で
ある。

【図２】受信データとクロック信号の位相関係を示す図
である。

【図３】遅延時間の変動と外部から設定される情報と算
出される遅延時間の関係を示す図である。

【図４】図１の遅延時間計算部の遅延時間計算アルゴリ
ズムを示す図である。

【図５】図４のアルゴリズムを実現する遅延時間計算部
の回路構成例を示す図である。

【図６】本発明の他の実施形態の構成を示すブロック図
である。

【図７】図６の構成のタイムチャートである。

【図８】本発明の更に他の実施形態の構成を示すブロッ
ク図である。

【符号の説明】 １００ 送信側ユニット ２００ 受信側ユニット ２０１、 ２５１ クロック信号 １０２ データ信号 １１２ 制御信号 １２２ テストデータ信号 １２３ パリティ生成部 ２０３、 ２１３、２２３、１４０、１４１、１４２
可変遅延回路 ３００、３１０、３２０ 信号伝送路 ４００ パリティチェック部 ５００、６００ 構成情報保持部 ５０１ カウンタ部 ５０２ 遅延時間計算部 ５１０、５５０ 遅延制御信号 ５２０ 遅延時間変動及び位相マージン情報 ６１０ 位相調整情報

Claims (4)

【特許請求の範囲】
1. 【請求項１】 周波数は同じであるが位相は必ずしも一
   致しないクロックで動作するユニット間に、多段階に遅
   延時間を制御可能な可変遅延手段を設け、前記可変遅延
   手段の遅延時間を制御してユニット間の送受信データの
   位相を調整する位相調整制御方法であって、 前記可変遅延手段の遅延時間を順次制御してユニット間
   でテストデータを送受信し、該テストデータが正しく送
   受信できたかチェックし、 前記テストデータのチェック結果と伝送路の特性及び周
   波数に基づいて外部から設定される遅延時間変動情報及
   び位相マージン情報の値とを用いて、前記可変遅延手段
   の遅延時間を最適に設定する、ことを特徴とする位相調
   整制御方法。
2. 【請求項２】 請求項１記載の位相調整制御方法におい
   て、可変遅延手段の遅延時間の最適設定には、遅延時間
   の小さい方から、テストデータが正しく受信できるもの
   を優先させることを特徴とする位相調整制御方法。
3. 【請求項３】 請求項１、２記載の位相調整制御方法に
   おいて、 送信側ユニット及び受信側ユニット内部における送受信
   データの処理をユニット間のデータ伝送周波数の半分の
   周波数で行っている場合に、送受信データに伴って送ら
   れる制御信号を、送受信ユニットの処理ピッチに合わせ
   てデータの半分の周波数で伝送し、制御信号に対する可
   変遅延手段の遅延時間をデータ伝送サイクルの半分だ
   け、データの遅延時間に対してずらすことを特徴とする
   位相調整制御方法。
4. 【請求項４】 周波数は同じであるが位相は必ずしも一
   致しないクロックで動作する複数の処理ユニットと、前
   記ユニット間を接続する伝送路とからなる情報処理装置
   において、 前記ユニット間の送受信データの位相を調整するため
   に、多段階に遅延時間を制御可能な可変遅延手段と、 テストデータを送受信する手段と、 前記可変遅延手段の遅延時間を順次制御して、前記テス
   トデータが正しく送受信できるかチェックする手段と、 伝送路の特性及び周波数に基づいて外部から設定される
   遅延時間変動情報及び位相マージン情報の値を保持する
   保持手段と、 前記テストデータのチェック結果と前記保持された遅延
   時間変動情報及び位相マージン情報の値とを用いて、前
   記可変遅延手段の遅延時間を最適に設定する手段と、を
   有することを特徴とする情報処理装置。