WO2004040835A1

WO2004040835A1 - データ処理回路

Info

Publication number: WO2004040835A1
Application number: PCT/JP2002/011461
Authority: WO
Inventors: Naoki Kuwata
Original assignee: Fujitsu Limited
Priority date: 2002-11-01
Filing date: 2002-11-01
Publication date: 2004-05-13
Also published as: US20050129158A1; JP3974618B2; US7856074B2; JPWO2004040835A1

Abstract

第１のクロック信号Ｓｃ１を有する回路部１００と、第２のクロック信号Ｓｃ２を有し回路部１００からデータ信号Ｓｄと第１のクロック信号Ｓｃ１とを受信する回路部２００と、回路部２００にて第２のクロック信号Ｓｃ２と第１のクロック信号Ｓｃ１とを位相比較する位相比較回路部１５２と、該位相比較回路部の比較結果に基づいて第１のクロック信号の位相を制御するＶＣＯ１５１とよりなる構成である。

Description

明細書

データ処理回路技術分野

本発明は、データ処理回路に係り、特に高速光通信システムの多重分離回路等において高速に並列データ信号を伝送する際に、当該並列データ信号を受信する回路において回路内部の動作ク口ック信号との間の位相合わせを正確に行うことを可能にするデータ処理回路に関する。背景技術

例えば 4 O G b / s等の超高速データ転送速度で光伝送を行う光通信システムでは、伝送装置内部において各回路の間で 6 2 2 M b / s X 6 4チャネル、 2 . 5 G b / s X 1 6チャネル等の高速データ転送速度による並列データ信号の伝送が行われる。このような並列データ信号伝送の際に信号誤りを発生することなく正確に信号を伝送するためには、各信号について送信側回路と受信側回路との間で位相同期を取る必要がある。しかしながら、回路間の伝送路長や I C内部で発生する遅延時間は常に一定ではなく、ばらつき '変動等が発生する。このため、並列伝送する信号の位相に変化が生じ、信号誤りの発生要因となる。特に信号の伝送速度が高くなるに従ってこのような遅延時間の変動による影響は大きくなり、伝送速度が 4 O G b / s等の超高速伝送の場合、これまでは無視し得た程度の遅延時間変動も信号誤りに直結し得るため、正確に位相合わせを行う手法が求められている。

特開平 1 0—1 0 7 7 8 6号公報では入力側フレーム信号と出力側フレーム信号との位相の間隔を監視し、両者の位相の間隔が適当な大きさとなるようにフレーム信号のタイミングを決定する構成が開示されている。しかしながらこの構成では入力信号をー且パラレルバッファにて保持するためにある程度大きなパラレルバッファの記憶容量が必要となる点、並びに入出力間で十分大きな位相間隔を設けるために必然的に信号の遅延が生ずる点等の問題点が考えられる。発明の開示

本発明はこのような状況に鑑み、上記の如くの高速データ伝送による回路間の並列信号伝送において、比較的簡易な回路構成にて受信側回路にて並列信号間の位相同期を容易にとり得る構成を提供することを目的とする。

本発明は、受信側回路部にて送信側回路部から送られて来た同期信号と受信側回路部自身の同期信号との間の位相関係を検出し、この検出結果に基づいて送信側回路部の同期信号の位相を制御する構成を有する。このため、受信側回路部では、受信側回路部自身の同期信号と送信側回路部から伝送されて来た受信データ信号との間の位相差が制御されたものとなるため、自身の同期信号にて容易にこの受信データ信号の位相同期をとることが出来る。図面の簡単な説明

図 1は F I F Oを用いて位相同期を行なう場合に想定される回路構成例を示す。図 2は同期ク口ック信号をデータ信号と同じ方向に伝送する方式 (以下、「同期クロック並走方式」と略称する）を採用した場合に想定される回路構成例を示す。図 3は同期ク口ック信号をデータ信号と逆の方向に伝送する方式 (以下、「同期ク口ック逆走方式」と略称する）を採用した場合に想定される回路構成例を示す。図 4は同期ク口ック逆走及び並走方式を適用した場合に想定される回路構成例を示す。

図 5は本発明の第 1実施例による基本的回路構成を示す。

図 6は本発明の第 2実施例による基本的回路構成を示す。

図 7は上記本発明の第 1実施例の適用例を更に詳細に示す回路プロック図である。

図 8は上記本発明の第 2実施例の適用例を更に詳細に示す回路プロック図である。

図 9は上記本発明の第 1実施例の他の適用例を詳細に示す回路プロック図である。

図 1 0は上記本発明の第 2実施例の他の適用例を詳細に示す回路プロック図である。発明の最良の実施の形態

以下に本発明の実施例について、図と共に説明する。

高速並列データ転送を伴うデータ処理回路において、並列データ信号を回路間で受渡しする際、（ 1 )同期用クロック信号との位相関係に関わらずに信号伝送を行い、回路内部でその位相差を吸収する方法、及ぴ (2) 予めクロック信号との位相関係を規定して所定位相差内に収めて伝送する方法が考えられる。このうち上記 (1) の方法の一例として、 F I FO (F i r s t * I n ' F i r s t ' O u t)形式のバッファを用いた方法が考えられる。この ¾ ^のデータ処理回路のブロック図を図 1に示す。

同図の構成において、例えば第 1のデータ処理回路 100は 2. 5GbZsの伝送速度で並列データ信号 S dを出力する回路であり、第 2のデータ処理回路 2 00は、このような並列データを多重化して 40 Gb/ sの伝送速度によつて直列にデータを出力する回路である。

図 1の回路構成の場合、データ処理回路 200に入力される並列データ信号 S dと同期用クロック信号 S cとの間の位相関係は任意であってよく、受信並列データ信号 S dは、所定の F I F〇回路 210の機能により、 F I FO回路 210 内で回路間を伝送されてきたクロック信号 S cに同期された後、次段の回路に転送される。尚、図中のク口ック再生回路 220は受信信号 S dの信号タイミングに基づき当該受信信号 S dの位相に合致したク口ック信号を生成するための回路である。

即ち、 F I FO回路 210では受信信号 S dがクロック再生回路 220によつて生成されたク口ック信号に同期してー且内部バッファに書き込まれ、その書き込みデータがあらためて受信側回路 200のクロック信号 S cに同期して読み出される。その結果、並列データ信号 S cは正確に受信側回路 200の同期クロック信号 S cに同期した状態で次の回路に出力されることになる。

この方式では、送信側回路 100からのデータ信号 S dとクロック信号 S cとの間の出力位相関係や回路間の接続伝送路長の差がある程度大きい場合、又、これらが大きく変動する場合等であっても、これらに起因する受信側回路 200における受信信号間の遅延時間が F I FO回路 210の上記の機能によって吸収される。このため、信^!延変動による信号誤りの発生を確実に防止可能である。但し、回路 2 0 0に含まれる F I F O回路 2 1 0やクロック再生回路 2 2 0の回路規模が比較的大きくなるため、回路 2 0 0全体の回路規模が増大してしまうという問題点が考えられる。

次に上記 ( 2 ) の方法の一例として、予めデータ信号 S dと位相同期させたク口ック信号 S cを、データ信号 S dと同じ方向に伝送する手法を採用した^^のデータ処理回路例のブロック図を図 2に示す。

この場合には、データ信号 S dが通る伝送路とクロック信号 S cが通る伝送路との間で夫々において発生する遅延時間が同じになるように回路設計を行なうものとする。或いは、データ信号 S dとクロック信号 S cとに関する回路構成が互いに同等となるように設計を行なう。その結果、夫々の伝送路間の遅延時間の変動量を揃えることが可能となる。このような回路設計は、信号の伝送速度、使用する I Cの製造プロセス等に依存するファクターを考慮しながら実現する必要がある。

しかしながら、この方法では送信側回路 1 0 0が持つ P L L回路 1 1 0で生ずるジッタによる位相変動がそのまま回路 2 0 0以降の回路へ伝わることになるため、信号のジッタ特性が悪化するという問題点が考えられる。

又上記（2 ) の方法による他の例として、データ信号と位相同期されたクロック信号を、データ信号とは逆方向に伝送する場合が考えられる。その場合のデータ処理回路のブロック図を図 3に示す。

この場合には、受信側回路 2 0 0の P L L回路 2 6 0から出力されるクロック信号 S cについて、当該 P L L回路 2 6 0が送信回路 1 0 0側の P L L回路とは独立していることから、そのジッタ特性に関しては図 2の例による方式よりも優れていると言える。。

しかしながらこの図 3の回路構成では、受信側回路 2 0 0の D— F F回路（D フリッププロップ）回路 2 5 0においてデータ信号 S d、クロック信号 S c間の位相合わせが図 2の方式の場合よりも困難となる。

即ち、図 3の構成の場合、回路 1 0 0， 2 0 0間酉 B泉等による信号伝送遅延時間に対する管理をより厳しく行なう必要がある。これは、図 2の方式では、クロック信号 S cは送信側回路 100の D— FF回路 110を駆動してデータ信号 S dの出力タイミングをとつた後に当該データ信号 S dと同様の伝送経路を経て回路 200に至り、そこで受信側 D— F F回路 250を駆動する。そのため、送信側回路 100の D— FF回路 110から出力されたデータ信号 S dが受信側回路 200の D— FF回路 250に到達する迄の時間と当該データ信号 S dを出力させたクロック信号 S cが同じく回路 200の D— FF回路 250に到達する迄の時間との差である相対遅延時間のみが受信側回路 200の D— FF回路 250のデータクロック信号間位相に影響し、夫々の絶対遅延時間は位相合わせとは無関係となる。その結果、両者間の位相合わせは極めて容易となる。

これに対して図 3の構成の場合、受信側回路 200の PLL回路 260で発生されたクロック信号 S cは同回路 200の D— FF回路 250にてデータ信号 S dを駆動する。その後同じク口ック信号 S cは送信側回路 100へと伝送され、そこで D— FF回路 110にてデータ信号 S dを駆動する。他方データ信号 S d は送信側回路 100の： D— F F回路 110にてクロック信号 S cに駆動された後、受信側回路 200へと伝送されて同回路 200の D— FF回路 250にてクロック信号 S cに駆動される。このため、両者は上記の如く信号伝送の方向が逆となり、その結果、両者間には回路 100， 200間の伝送路の往復分の絶対遅延時間が生ずることとなる。そのため、遅延時間の絶対値が比較的大きくなりがちで有り、両者間の位相合わせは比較的困難となる。

図 4は、上記図 3の回路構成における位相合わせの困難さを緩和するために同期クロック並走方式を併用した場合における回路構成例を示すプロック図である。この場合、受信側回路 200の D— FF回路を図示の如く 2段構成 250， 27 0とすることにより、図 3の場合に比してデータ信号、クロック信号間の位相差の変動 ·ばらつきに対するマージンを拡大することが可能となる。即ち、図 4の構成の^^クロック信号 S cは受信側回路 200の PLL回路 260で生成された後、ー且送信側回路 100に転送され、そこで D— F F回路 110を駆動した後に D— FF回路 110から出力されるデータ信号 S dと共に同方向に受信側回路 200に伝送される。従って送信側回路 100の D— FF回路 110以降については両者とも同方向に伝送されるため、受信側回路 200の D— FF回路 25 0における位相差は比較的小さい範囲に収めることが可能であり、もって位相合わせの困難さを緩和可能である。

しかしながら図 4の構成の ^^であっても、受信側回路 2 0 0の第 2の D— F F回路 2 7 0においては、図 3の構成の場合同様、これを駆動するク口ック信号 'S cの駆動タイミングに関して両者間に発生する絶対遅延時間に対する厳しい管理が必要となるという問題点は残る。

そこで、本発明では、上記問題点、即ち、回路規模增大、ジッタ特性悪化、データ信号 ·ク口ック信号間の位相合わせ困難さ、データ信号 ·ク口ック信号間の絶対遅延時間の管理を要する点を解決し、高速な並列データ信号の伝送を可能とする回路を目指した。

本発明の第 1実施例によるデータ処理回路のブロック図を図 5に示す。同図の回路では、送信側回路 1 0 0の P L L回路 1 5 0の内、位相比較回路 1 5 2を受信側回路 2 0 0に移した構成としている。

同図の回路構成において、位相差を極力小さくしておきたい個所は、図中、受信側回路 2 0 0の D— F F回路 2 5 0のデータ信号 S d入力 (B) と送信側ク口ック信号 S c 2入力 (A) との間の位相差である。受信側回路 2 0 0に到針るデータ信号 S d (B) と送信側クロック信号 S c 1 (C) との間の位相関係が、上述の図 2の構成における D— F F回路 2 5 0に入力するデータ信号 S dと送信側クロック信号 S cとの間の位相関係と同程度である。他方、受信側回路 2 0 0 の P L L回路 2 6 0から出力されて位相比較回路 2 8 0に入力されるクロック信号 S c 2 (D) と上記 (A) とは同じ回路 2 0 0内にあるため同じ位相を有する。即ち、当該第 1実施例によるデータ処理回路では、送信側回路 1 0 0の P L L 回路 1 5 0において、位相比較回路 1 5 2によって、当該回路 1 0 0からデータ信号 S dと並走して発信されて受信側回路 2 0 0に到達した送信側ク口ック信号 S c 1 (C) と受信側回路 2 0 0のクロック信号 S c 2 (D) との位相比較を行い、その結果を基に送信側 P L L回路 1 5 0内の V C O 1 5 1を制御する構成とした。

このように構成することにより、送信側 P L L回路 1 5 0の位相口ック機能により、上記（C) 一 (D) 間の位相関係が一定に保たれ、結果的に上記 (A) 一 (B) 間の位相が一定に保たれることになる。その結果、当該回路構成では F I FO等を使用していないため回路規模増大が抑制される。又、受信側回路 200 力ら更に後段に伝達されるク口ック信号 S c 2は送信側回路 100の PLL回路 150のジッタの影響を受けないため、ジッタ特性に優れている。更にデータ信号、クロック信号間の位相合わせ難易度は、図 2に示す構成の場合と同程度に抑制可能である。更に又、図 3の構成の如くの受信側回路 200から送信側回路 1 00へ逆走するクロック信号を使用していないため、絶対遅延時間の発生が無い。従つて位相同期を容易に実施し得る。

次に本発明の第 2実施例の回路構成のプロック図を図 6に示す。上記第 1実施例との相違点は、第 1実施例における回路 100の PLL回路 150の代わりに DLL (ディレイ 'ロック 'ループ）回路 170を使用し、 PLL回路 150において位相比較回路 152の出力信号で V CO 151を制御する代わりに、 DL L回路 170において受信側回路 200から送信側回路 100へと送信される逆走ク口ック信号の位相を制御する構成としている。

即ち第 2実施例では、送信側回路 100のクロック信号 S c lの位相 (C) と受信側回路 200のクロック信号 S c 2の位相 (D) とが D L L回路 170の位相比較回路 172によって比較され、 0し回路170の可変遅延回路 174によって両者の一定となるように逆走クロック信号 S c 3の位相が制御される構成である。この構成により、逆走クロック信号を用いていても図 3、図 4の場合と異なり絶対遅延時間が発生せず、第 1実施例同様の効果を得ることが可能である。即ち、本発明では受信側回路部 200の同期ク口ック信号 S c 2を参照して送信側回路部 100の同期クロック信号 S c 1の位相を制御するため、受信側回路部 200では常に独自の同期ク口ック信号 S c 2を生成可能である。そのため、送信側回路部 100にて独自に同期ク口ック信号を生成するような図 2の構成に比して、送信側同期クロック信号に含まれる送信側独自のジッタによる影響の可能性を効果的に排除可能となる。

このように本発明によれば、ジッタ特性の悪化を防止して高速な並列データ信号の伝送を容易に実現可能であり、 40 G b Z s等の超高速で光伝送を行うシステムにおいても装置内部での各回路間接続が容易に実現可能となる。以下、上記本発明の第 1、第 2実施例の更に具体的な適用例について説明する。図 7は、（64:1) 並列直列変換 (P/S) 回路を、（64:16) P/S回路と（16:1) P/S回路とで構成する;^に、これら 2つの PZS回路間の 16 並列データ信号の接続に上記本発明の第 1実施例による構成を適用した場合の回路構成例を示す。

図 7の構成では、回路 100において（64 ： 16) PZS回路 180にて 6 00Mb/ sによる & 4チャネルの並列データを 2. 5Gb/sによる 16チヤネルの並列データへ変換し、これを D— FF回路 110にてクロック信号 S c 1 で駆動させてデータ信号 S dとして出力させる。

次に回路 200では、このデータ信号 S dを受け、まず]3— 回路255にて回路 100のクロック S c 1で駆動させる。ここで回路 200では、 PLL回路 260として VC0261、位相比較回路 262、二つの分周回路 263, 2 64が設けられている。この内、分周回路 263は VCOから出力された 40G Hzのクロック信号を 1/16分周して 2. 5GHzとし、 D— FF回路 250 に供給している。そして D— FF回路 250では、この回路 200の P L L回路 260で生成されたクロック信号 S c 2で D— FF回路 255から出力されたデータ信号を再度駆動する。その結果、回路 100の PLL回路 150によるジッタの影響を排除可能である。

尚、図 7の回路において D— FF回路 250の手前に D— FF回路 255を設けた理由は以下の通りである。即ち、回路 100から回路 200へと伝送されたデータ信号 S dを回路 200に到達した時点で一旦回路 100の PLL150から供給されたクロック S c 1で駆動するようにした。その結果、回路 100， 2 00間の伝送による位相ズレを容易に修正可能である。そしてこのようにして回路 200へ到達した段階でー且並列データ信号 S d間の同期をとつておくことにより、弓 Iき続き D— FF 250にて回路 200の PLL回路 260で生成されたクロック信号 S c 2によって位相合わせを行なうことが容易となる。

そしてこのようにして回路 200のクロック信号 S c 2に位相が合わされた 2. 5Gb/sによる 16並列データ信号 S dが、今度は（16 ： 1) P/S回路 2 80にて直並列変換されて 40 G b / sによる直列データとされ、次段の回路へと送られる。

図 8は、図 7の例と同じく（64:1) 並列直列変換 (P/S) 回路を、（64: 16) PZS回路と（16:1) P/S回路とで構成する: tj^に、これら 2つの P / S回路間の 16並列データ信号の接続に上記本発明の第 2実施例による構成を適用した回路構成を示す。この場合、回路 100の PLL回路 150が DLL回路 170に置き換わった以外は図 7の構成と全く同一であり、従って図 7の場合と同様の作用効果を有する。

更に図 9は、 16並列信号のインタフェース変換回路と、（16:1) P/S回路との接続に上記本発明の第 1実施例による構成を適用した回路構成を示す。この^回路 100は 16並列信号に対して所定のィンタフエース変換を施す回路であり、例えば F I FO回路 190よりなる。この F I FO回路 190では、クロック再生回路 195によって入力信号から再生されたクロック信号にて当該入力信号を内部バッファに書き込む。そしてそれが回路 100の PLL回路 150 のクロック信号 S c 1にて読み出され、更に D— FF回路 110において同じクロック信号 S c 1にて駆動されて出力される。そしてこのように出力された 2. 5GbZsによる 16並列データ信号 S dが回路 200に受信された後の回路 2 00における処理については図 7の回路構成の場合と同様である。

図 8に示す構成例も、上述の図 7の構成と同様の作用効果を有することは明らかである。

更に図 10は、同じく 16並列信号のインタフェース変換回路と、（16:1) P / S回路との接続に上記本発明の第 2実施例による構成を適用した回路構成を示す。図 10の構成では、回路 100の P L L回路 150が D L L回路 170に置き換わった以外は図 9の構成と全く同一であり、従って図 9の場合と同様の作用効果を有する。

尚、 40 G b / s等の超高速で光伝送を行うシステムにおいて、特に多重化回路の如く入出力信号間で速度変換を伴う回路は独自の P L L回路を持っている場合が多いため、上記本発明の適用によっても殆ど回路規模を増大させる必要が無く、比較的簡易な構成にて回路間接続の位相マージンの拡大ゃジッタ特性の改善が可能となる。本発明は上記実施例に限られず、本発明の基本思想を踏襲した他の様々な実施例が考案可能であることは言うまでもない。

Claims

請求の範囲

1 . 第 1の同期信号を有する第 1の回路部と

第 2の同期信号を有し該第 1の回路部からデータ信号と上記第 1の同期信号とを受信する第 2の回路部と、

第 2の回路部にて第 2の同期信号と第 1の同期信号とを位相比較する位相比較手段と、

該位相比較手段の比較結果に基づいて第 1の同期信号の位相を制御する制御手段とよりなるデータ処理回路。

2. 前記制御手段はフェイズ ·ロック 'ループ回路の miE制御発信器よりなる請求の範囲 1に記載のデータ処理回路。

3. 編己制御手段はディレイ 'ロック ·ループ回路の可変遅延回路部よりなる請求の範囲 1に記載のデータ処理回路。

4. 前記第 1の回路部は並列転送データ数を所定の比率で減じて直列化する並列直列変換回路部よりなり、前記 2の回路部は更に並列転送データ数を所定の比率で減じて直列化する並列直列変換回路部よりなる請求の範囲 1乃至 3のうちのいずれ力一項に記載のデータ処理回路。

5. 編己第 1の回路部は所定のィンタフェース変換を実行するィンタフェース変換回路部よりなり、前記 2の回路部は並列転送データ数を所定の比率で減じて直列化する並列直列変換回路部よりなる請求の範囲 1乃至 3のうちのいずれか一項に記載のデータ処理回路。