WO2017119488A1 - シリアライザ装置 - Google Patents

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WO2017119488A1
WO2017119488A1 PCT/JP2017/000287 JP2017000287W WO2017119488A1 WO 2017119488 A1 WO2017119488 A1 WO 2017119488A1 JP 2017000287 W JP2017000287 W JP 2017000287W WO 2017119488 A1 WO2017119488 A1 WO 2017119488A1
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WO
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clock
data
flip
unit
load signal
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PCT/JP2017/000287
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English (en)
French (fr)
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悠介 藤田
久保　俊一
大島　喜信
Original Assignee
ザインエレクトロニクス株式会社
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Publication date
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    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
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    • H03K5/26—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being duration, interval, position, frequency, or sequence
    • H—ELECTRICITY
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    • H03K—PULSE TECHNIQUE
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    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0635—Clock or time synchronisation in a network
    • H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation

Definitions

  • the present invention relates to a serializer device.
  • the serializer device serializes parallel data input in synchronization with the first clock, and outputs the serial data in synchronization with the second clock.
  • the serializer device includes a latch unit and a conversion unit.
  • the latch unit latches input parallel data at a timing indicated by the first clock.
  • the conversion unit latches the parallel data latched and output by the latch unit at a timing indicated by the load signal, and outputs the latched data as serial data in synchronization with the second clock.
  • the period of the second clock is shorter than the period of the first clock.
  • the load signal given to the conversion unit has the same period as the first clock and is generated based on the second clock (see Patent Document 1).
  • the first time is determined according to the respective margins of the setup time and the hold time during the latch operation by the conversion unit. It is important that the phase difference between the clock and the load signal is set within an appropriate range.
  • phase difference between the first clock and the load signal is out of the proper range due to malfunction due to noise or temperature change, an error occurs in the serial data output from the serializer device.
  • the receiving device that receives serial data output from the serializer device detects that the bit error rate of the received data is large, the receiving device notifies the transmitting side serializer device of that fact. Then, in the serializer device that has received the notification, the load signal generation operation is reset so that the phase difference between the first clock and the load signal is recovered within an appropriate range.
  • the system configuration for notifying that the bit error rate is large from the receiving device to the serializer device on the transmission side is premised on bidirectional communication, and communication from the receiving side to the serializer device on the transmission side is fast. It is assumed that.
  • the receiving device If there is a communication line from the receiving side to the transmitting side and the communication line is simple and low speed, the receiving device notifies the transmitting side serializer device that the bit error rate is large. Since it takes a long time to recover the phase difference between the first clock and the load signal within the proper range in the serializer device, the bit error rate is large for a long time. It will continue.
  • the present invention has been made to solve the above problems, and an object of the present invention is to provide a serializer device capable of reducing the bit error rate at an early stage with a simple configuration.
  • the serializer device is a serializer device that serializes parallel data input in synchronization with a first clock and outputs the serial data in synchronization with a second clock.
  • a first latch unit that latches at a timing indicated by the first clock; and (2) latches parallel data that is latched and output by the first latch unit at a timing indicated by a third clock having the same cycle as the first clock.
  • a converter that outputs serial data in synchronization with the clock; and (4) generates a third clock by dividing the second clock.
  • a frequency dividing unit (5) a load signal generating unit that generates a load signal based on the third clock; and (6) a phase difference between any one of the third clock and the load signal and the first clock.
  • a phase difference detection unit and (7) a reset instruction unit that resets the frequency division operation in the frequency division unit when the phase difference detected by the phase difference detection unit is not within the target range.
  • the phase difference detection unit includes: (1) a shift register that uses one of the first clock and the third clock as input data and shifts the input data with a clock having a shorter cycle than the first clock; and (2) A shift register output latch for latching data output from the shift register at the timing indicated by the other of the first clock and the third clock or the load signal; and (3) the data latched by the shift register output latch And a detection unit that detects a phase difference based on the detection result.
  • the phase difference detection unit (1) uses one of the first clock and the third clock as input data, and uses the other of the first clock and the third clock or a load signal as an input clock. It is also preferable to include a flip-flop and (2) a detection unit that detects a phase difference based on data output from the flip-flop.
  • serializer device that serializes parallel data input in synchronization with a first clock and outputs the serial data in synchronization with a second clock.
  • Parallel input A latch unit that latches data at a timing indicated by the first clock, and (2) latches parallel data that is latched and output by the latch unit at a timing indicated by a load signal having the same cycle as the first clock.
  • a conversion unit that outputs the latched data as serial data in synchronization with the second clock; (3) a load signal generation unit that generates a load signal based on the second clock; and (4) a load signal and the first (5)
  • the phase difference detected by the phase difference detection unit is the target range.
  • a reset instruction unit that resets the load signal generation operation in the load signal generating unit in the absence within.
  • the serializer device includes a flip-flop group including a plurality of flip-flops arranged in parallel, a parallel-serial converter provided at a subsequent stage of the flip-flop group and connected to a load signal output terminal, and the load signal output terminal
  • a load signal generator an output terminal connected to an input terminal of the load signal generator, a frequency divider having a reset terminal, and a reset signal generator connected to the reset terminal of the frequency divider
  • a phase comparator connected to an input of the reset signal generator, and an output terminal of the frequency divider is connected to an input terminal of the phase comparator.
  • the flip-flop group in this case includes a first flip-flop group including a plurality of flip-flops arranged in parallel and a subsequent stage of the first flip-flop group. And a second flip-flop group including a plurality of flip-flops arranged in parallel.
  • the serializer device of the present invention can reduce the bit error rate early with a simple configuration.
  • FIG. 1 is a diagram illustrating a configuration of the serializer device 1 according to the first embodiment.
  • FIG. 2 is a timing chart for explaining the operation of the serializer device 1 of the first embodiment.
  • FIG. 3 is a diagram illustrating a first configuration example of the phase difference detection unit 16.
  • FIG. 4 is a diagram illustrating a second configuration example of the phase difference detection unit 16.
  • FIG. 5 is a diagram illustrating a configuration of the serializer device 2 according to the second embodiment.
  • FIG. 6 is a diagram illustrating a configuration of the serializer device 1 illustrated in FIG. 1.
  • FIG. 7 is a circuit diagram illustrating an example of a logic circuit group (phase difference detection unit 16, reset instruction unit 17, and frequency division unit 14).
  • FIG. 8 is a circuit diagram illustrating an example of a logic circuit group (load signal generation unit 15 and conversion unit 13).
  • FIG. 1 is a diagram illustrating a configuration of the serializer device 1 according to the first embodiment.
  • the serializer device 1 serializes parallel data Par_Data input in synchronization with the first clock CLK1, and outputs the serial data Ser_Data in synchronization with the second clock CLK2.
  • the cycle of the second clock CLK2 is shorter than the cycle of the first clock CLK1.
  • the serializer device 1 includes a first latch unit 11, a second latch unit 12, a conversion unit 13, a frequency division unit 14, a load signal generation unit 15, a phase difference detection unit 16, and a reset instruction unit 17.
  • the first latch unit 11 latches and outputs the input parallel data Par_Data at a timing indicated by the first clock CLK1.
  • the second latch unit 12 latches and outputs the parallel data latched and output by the first latch unit 11 at a timing indicated by the third clock CLK3.
  • the third clock CLK3 has the same cycle as the first clock CLK1.
  • Each of the first latch unit 11 and the second latch unit 12 may have a configuration in which flip-flops having the number of bits of parallel data Par_Data or more are arranged in parallel, for example.
  • the conversion unit 13 converts parallel data into serial data.
  • the conversion unit 13 latches the parallel data latched and output by the second latch unit 12 at a timing indicated by the load signal Load, and the latched data is converted into serial data Ser_Data in synchronization with the second clock CLK2.
  • the load signal Load has the same cycle as the first clock CLK1.
  • the conversion unit 13 includes a shift register in which a plurality of flip-flops are connected in series, and latches parallel data in each flip-flop of the shift register in accordance with an instruction of the load signal Load, and an instruction of the second clock CLK2
  • the shift register can be shifted to output serial data Ser_Data.
  • the frequency divider 14 divides the second clock CLK2 to generate the third clock CLK3. Further, the frequency dividing unit 14 can reset the frequency dividing operation in accordance with an instruction of the reset instruction signal RSTn.
  • the frequency divider 14 includes, for example, a counter, can perform a counter operation according to an instruction of the second clock CLK2, and can reset the counter operation according to an instruction of a reset instruction signal RSTn.
  • the third clock CLK3 generated by the frequency divider 14 is given to the second latch unit 12, the load signal generator 15, and the phase difference detector 16.
  • the load signal generation unit 15 generates a load signal Load based on the third clock CLK3.
  • the load signal generation unit 15 includes a shift register in which a plurality of flip-flops are connected in series.
  • the third clock CLK3 is input data to the first-stage flip-flop of the shift register, and the second clock
  • the shift register is shifted by an instruction of CLK2 (or another clock having a shorter cycle than the first clock CLK1), and a signal output from the flip-flop at the final stage of the shift register can be used as the load signal Load.
  • the load signal Load output from the load signal generation unit 15 is given to the conversion unit 13.
  • the phase difference detection unit 16 detects a phase difference between the third clock CLK3 and the first clock CLK1. Alternatively, the phase difference detection unit 16 may detect a phase difference between the load signal Load and the first clock CLK1.
  • the reset instruction unit 17 outputs a reset instruction signal RSTn for resetting the frequency division operation in the frequency divider 14 to the frequency divider 14 when the phase difference detected by the phase difference detector 16 is not within the target range. .
  • FIG. 2 is a timing chart for explaining the operation of the serializer device 1 of the first embodiment.
  • the parallel data Par_Data input to the first latch unit 11, the first clock CLK1, the parallel data output from the first latch unit 11, the second clocks CLK2 [0], CLK2 [1 ],
  • the reset instruction signal RSTn output from the reset instruction unit 17, the third clock CLK3, the parallel data output from the second latch unit 12, the load signals Load [0], Load [1], and the serial data Ser_Data [ 0], Ser_Data [1], Ser_Data are shown.
  • the parallel data Par_Data is 10-bit data.
  • the second clock CLK2 is a two-phase clock CLK2 [0], CLK2 [1].
  • a load signal Load [0] and serial data Ser_Data [0] are generated based on the second clock CLK2 [0] of one phase, and the load signal is generated based on the second clock CLK2 [1] of the other phase. It is assumed that Load [1] and serial data Ser_Data [1] are generated.
  • the serializer device 1 receives parallel data Par_Data, a first clock CLK1, and a second clock CLK2. As shown in this figure, the first clock CLK1 is synchronized with the parallel data Par_Data. The second clock CLK2 is synchronized with the serial data Ser_Data. The cycle of the second clock CLK2 is shorter than the cycle of the first clock CLK1. The third clock CLK3 and the load signal Load have the same cycle as the first clock CLK1.
  • the phase difference between the first clock CLK1 and the third clock CLK3 is set within an appropriate range according to the respective margins of the setup time and hold time during the latch operation by the second latch unit 12.
  • the phase difference between the third clock CLK3 and the load signal Load is set within an appropriate range according to the respective margins of the setup time and hold time during the latch operation by the conversion unit 13.
  • the input parallel data Par_Data is latched at the timing of the rising edge of the first clock CLK 1, and the latched parallel data is output to the second latch unit 12.
  • the parallel data output from the first latch unit 11 is latched at the rising edge timing of the third clock CLK3, and the latched parallel data is output to the conversion unit 13.
  • the parallel data output from the second latch unit 12 is latched at the timing of the rising edge of the load signal Load, and the latched data is output as serial data Ser_Data in synchronization with the second clock CLK2. .
  • the frequency divider 14 divides the second clock CLK2 to generate the third clock CLK3.
  • the frequency dividing operation is reset by an instruction of the reset instruction signal RSTn. That is, if there is a rising edge of the reset instruction signal RSTn, the phase of the third clock CLK3 is adjusted so that the rising edge of the third clock CLK3 occurs at that timing.
  • the load signal generator 15 generates a load signal Load based on the third clock CLK3.
  • the load signal Load [0] has a falling edge at a timing 3T after the rising edge timing of the third clock CLK3, and a rising edge at a timing 4T later.
  • the load signal Load [1] has a falling edge at a timing 3.5T after the rising edge timing of the third clock CLK3, and a rising edge at a timing 4.5T later.
  • the phase difference detection unit 16 detects a phase difference between the third clock CLK3 and the first clock CLK1. Alternatively, the phase difference between the load signal Load and the first clock CLK1 is detected. Then, in the reset instruction unit 17, when the phase difference detected by the phase difference detection unit 16 is not within the target range, a reset instruction in which a rising edge occurs at a timing 3T after the rising edge timing of the first clock CLK1. Signal RSTn is generated, and reset instruction signal RSTn is output to frequency divider 14.
  • FIG. 3 is a diagram illustrating a first configuration example of the phase difference detection unit 16.
  • the phase difference detection unit 16A of the first configuration example includes a shift register 30, a shift register output latch unit 40, and a detection unit 50.
  • the shift register 30 is configured by connecting flip-flops 31 to 39 in series.
  • a shift register output latch unit 40 and flip-flops 41 to 48 are arranged in parallel.
  • the detection unit 50 includes a logical inversion circuit 51 and a logical product circuit 52.
  • the output data of the flip-flop 31 becomes the input data of the flip-flop 32 at the next stage and the input data of the flip-flop 41.
  • the output data of the flip-flop 32 becomes the input data of the flip-flop 33 at the next stage and the input data of the flip-flop 42.
  • the output data of the flip-flop 33 becomes the input data of the flip-flop 34 at the next stage and the input data of the flip-flop 43.
  • the output data of the flip-flop 34 becomes the input data of the flip-flop 35 at the next stage and the input data of the flip-flop 44.
  • the output data of the flip-flop 35 becomes the input data of the flip-flop 36 at the next stage and the input data of the flip-flop 45.
  • the output data of the flip-flop 36 becomes the input data of the flip-flop 37 at the next stage and the input data of the flip-flop 46.
  • the output data of the flip-flop 37 becomes the input data of the flip-flop 38 at the next stage and the input data of the flip-flop 47.
  • the output data of the flip-flop 38 becomes the input data of the flip-flop 39 at the final stage and the input data of the flip-flop 48.
  • the final flip-flop 39 is provided as a dummy.
  • the logical product circuit 52 inputs the data obtained by logically inverting the output data of the flip-flop 48 by the logical inverting circuit 51, and also receives the output data of the flip-flop 44, and represents the logical product of the two input data. Output data.
  • the input clock CLK30 that is commonly given to the flip-flops 31 to 39 of the shift register 30, it is preferable that a clock having a shorter cycle than the first clock CLK1 is used and the second clock CLK2 is used.
  • the first clock CLK1 is used as the input data Data30 of the first-stage flip-flop 31 of the shift register 30, and the third clock is used as the input clock CLK40 commonly applied to the flip-flops 41 to 48 of the shift register output latch unit 40.
  • CLK3 or load signal Load is used.
  • the third clock CLK3 is used as the input data Data30, and the first clock CLK1 or the load signal Load is used as the input clock CLK40.
  • the data output from the AND circuit 52 of the detection unit 50 includes the rising edge of the input data Data30 and the rising edge of the input clock CLK40 with the resolution of the cycle of the input clock CLK30. It represents whether or not the phase difference between is within an appropriate range.
  • a selection unit is provided between the shift register output latch unit 40 and the detection unit 50, and the selection unit allows the detection unit 50 to output the output data of the flip-flops 41 to 48 of the shift register output latch unit 40. By making it possible to select two output data to be input, it is possible to change the appropriate range of the phase difference.
  • FIG. 4 is a diagram illustrating a second configuration example of the phase difference detection unit 16.
  • the phase difference detection unit 16B of the second configuration example includes a flip-flop 60 and a detection unit 70.
  • the first clock CLK1 is used as the input data Data60 of the flip-flop 60
  • the third clock CLK3 or the load signal Load is used as the input clock CLK60 of the flip-flop 60.
  • the third clock CLK3 is used as the input data Data60
  • the first clock CLK1 or the load signal Load is used as the input clock CLK60.
  • the detection unit 70 detects whether or not the phase difference between the input data Data 60 and the input clock CLK 60 is within an appropriate range based on the data output from the flip-flop 60. That is, if the setup time and hold time margins at the time of the latch operation by the flip-flop are sufficient, the data output from the flip-flop is stable. It is possible to detect whether or not the phase difference is within an appropriate range by determining whether or not the obtained data is stable.
  • the serializer device 1 may include both the phase difference detection unit 16A of the first configuration example and the phase difference detection unit 16B of the second configuration example, and may use both separately.
  • the frequency dividing ratio in the frequency dividing unit 14 is variable according to the number of bits of the parallel data Par_Data (that is, when the cycle of the third clock CLK3 is variable)
  • the cycle of the third clock CLK3 is short
  • the shift register 30 may not be able to perform a shift operation for a plurality of cycles. Therefore, it is preferable to use the phase difference detection unit 16B of the second configuration example.
  • the serializer device 1 can immediately detect the fact that the bit error rate in the serial data output from the conversion unit 13 increases based on the phase difference detection result by the phase difference detection unit 16.
  • the bit error rate can be reduced early by the serializer 1 on the transmission side detecting the phase difference itself.
  • the serializer device 1 of the present embodiment includes the second latch unit 12 in addition to the first latch unit 11, thereby providing the following effects.
  • the layout of the serializer device 1 is custom designed, but the layout of the circuit before the first latch unit 11 is automatically placed and routed by the CAD system. Is done. Therefore, the delay of the parallel data Par_Data input to the first latch unit 11 tends to be large, and the setup becomes strict. Also, the delay variation between the bits of the parallel data Par_Data tends to be large, and when the setup time varies in a severe setup state, the delay of the output data from the first latch unit 11 also varies greatly.
  • the timing between the output data of the first latch unit 11 and the load signal Load becomes strict.
  • the restriction on the timing of the output data of the first latch part 11 becomes only the rising edge of the third clock CLK3, and the restriction on the timing can be relaxed.
  • FIG. 5 is a diagram illustrating a configuration of the serializer device 2 according to the second embodiment.
  • the serializer device 2 serializes the parallel data Par_Data input in synchronization with the first clock CLK1, and outputs the serial data Ser_Data in synchronization with the second clock CLK2.
  • the cycle of the second clock CLK2 is shorter than the cycle of the first clock CLK1.
  • the serializer device 2 includes a latch unit 21, a conversion unit 23, a load signal generation unit 25, a phase difference detection unit 26, and a reset instruction unit 27.
  • the latch unit 21 latches the input parallel data Par_Data at a timing indicated by the first clock CLK1.
  • the latch unit 21 may have a configuration in which flip-flops having the number of bits of the parallel data Par_Data or more are arranged in parallel.
  • the conversion unit 23 converts parallel data into serial data.
  • the conversion unit 23 latches the parallel data latched and output by the latch unit 21 at a timing indicated by the load signal Load, and outputs the latched data as serial data Ser_Data in synchronization with the second clock CLK2.
  • the load signal Load has the same cycle as the first clock CLK1.
  • the conversion unit 23 includes a shift register in which a plurality of flip-flops are connected in series, and latches parallel data in each flip-flop of the shift register in accordance with an instruction of the load signal Load, and an instruction of the second clock CLK2
  • the shift register can be shifted to output serial data Ser_Data.
  • the load signal generator 25 generates a load signal Load based on the second clock CLK2.
  • the load signal generation unit 25 can reset the load signal generation operation according to an instruction of the reset instruction signal RSTn.
  • the load signal generating unit 25 includes, for example, a counter and a shift register, generates a divided clock by performing a counter operation according to an instruction of the second clock CLK2, and resets the counter operation according to an instruction of a reset instruction signal RSTn. Can do.
  • the load signal generation unit 25 uses the divided clock as input data of the first-stage flip-flop of the shift register, and in response to an instruction of the second clock CLK2 (or another clock having a shorter cycle than the first clock CLK1). By shifting the shift register, a signal output from the flip-flop at the final stage of the shift register can be used as the load signal Load.
  • the load signal Load output from the load signal generation unit 25 is given to the conversion unit 23.
  • the phase difference detection unit 26 detects a phase difference between the load signal Load and the first clock CLK1.
  • the phase difference detection unit 26 can have the same configuration as the phase difference detection unit 16 in the first embodiment.
  • the reset instruction unit 27 outputs a reset instruction signal RSTn for resetting the load signal generation operation in the load signal generation unit 25. Output to.
  • the serializer device 2 of the present embodiment can immediately detect the fact that the bit error rate in the serial data output from the conversion unit 23 is increased based on the phase difference detection result by the phase difference detection unit 26.
  • the bit error rate can be reduced early by the serializer device 2 on the transmission side detecting the phase difference itself.
  • FIG. 6 is a diagram showing a configuration of the serializer device 1 shown in FIG.
  • the first latch unit 11 includes a plurality of flip-flops FF arranged in parallel
  • the second latch unit 12 similarly includes a plurality of flip-flops FF arranged in parallel.
  • Each flip-flop FF has two input terminals and at least one output terminal.
  • the flip-flop FF is a D flip-flop and includes an input terminal D to which a signal is input and a clock input terminal (indicated by a triangle mark of the flip-flop FF) to which a clock is input.
  • the signal input to the input terminal D is output at the timing of the rising edge.
  • the inverted signal of the output terminal Q can be output from the output terminal Q (with a bar) of the flip-flop FF, for example, in order to increase noise resistance at the time of signal transmission as required in circuit design In addition, this signal can be used.
  • the first latch unit 11 includes ten flip-flops FF as an example
  • the second latch unit 12 includes ten flip-flops FF as an example.
  • the parallel data output from the second latch unit 12 is input to a conversion unit 13 (parallel-serial converter: Parallel-in Serial-out (PISO)).
  • the parallel-serial converter is a circuit that converts an input parallel signal into a serial signal, and various types of structures are known.
  • the phase difference detection unit 16 is a phase comparator and detects whether or not the phase of the third clock CLK3 is at the reference position.
  • the first clock CLK1 is used as a reference signal in order to detect the position of the third clock CLK3. In this example, it is detected whether the rising timing of the pulse of the third clock CLK3 exists in the vicinity of the center position of the cycle of the pulse of the first clock CLK1.
  • Various structures of the phase comparator are known. For example, the phase comparator is proportional to the phase shift amount at the rising time of the third clock CLK3 from the reference position (time) on the timing chart.
  • the pulse signal SJ can be output.
  • the reset instruction unit 17 is a reset signal generator. For example, when the width of the pulse signal SJ exceeds a predetermined value, that is, the rising position (time) of the third clock CLK3 on the timing chart is the reference position ( A reset instruction signal RSTn (reset signal) for resetting the value of the subsequent-stage frequency divider is generated when the time deviates more than (time).
  • the frequency divider 14 (frequency divider) is a counter that lowers the repetition frequency of the input signal and outputs it. Many frequency dividers with a reset function are known.
  • the load signal generator 15 receives the third clock CLK3, shapes the waveform of the signal, and outputs it. Specifically, the slope of the rising edge and falling edge of the signal is moderated by inverting the input signal and causing a slight delay in the signal.
  • the conversion unit 13 disposed at the subsequent stage of the load signal generation unit 15 is a parallel-serial converter, and includes a plurality of flip-flops FF when a load signal (Load) of a predetermined level (low level) is input.
  • a load signal (Load) of a predetermined level (low level) is input.
  • D1, D2, D3... D10 of parallel data Par_Data is written to the register and a load signal (Load) having a level (high level) opposite to a predetermined level is input, the register Performs a clock operation, and these data are transferred and output as serial data Ser_Data.
  • phase comparator, reset signal generator, frequency divider, load signal generator, and parallel-serial converter described above can be configured using a plurality of logic circuits, respectively.
  • the memory can also be configured by a CPU that executes a program read from the memory.
  • the input line of the logic circuit indicates the input terminal, and the output line indicates the output terminal. Unless otherwise specified, the output terminal of each logic circuit is connected to the input terminal of the subsequent logic circuit. I will do it.
  • FIG. 7 is a circuit diagram showing an example of a logic circuit group (phase difference detection unit 16, reset instruction unit 17, and frequency division unit 14) for executing the above-described logic operation. Since various circuit configurations for realizing the above-described operation are conceivable, the present invention is not limited to the circuit shown in FIG. 7, but FIG. 7 is shown as a preferred example.
  • the phase difference detection unit 16 is a phase comparator, and various types are known.
  • the phase difference detection unit 16 shown in the figure includes a plurality of flip-flops FF connected in series, 3
  • the output of the flip-flop FF at the stage is input and is connected to another flip-flop FF provided in parallel to the fourth flip-flop connected in series and the final flip-flop FF.
  • a NAND circuit connected to both an output terminal of another fourth-stage flip-flop FF provided at the parallel position and an output terminal of the NOT circuit, and an output signal from the NAND circuit. SJ is output.
  • the first clock CLK1 is input to the first-stage flip-flop FF of the phase difference detection unit 16, and the second clock CLK2 is input to the clock input terminal.
  • the second clock CLK2 is input to the clock input terminals of the first to fourth flip-flops FF in the series system.
  • the third clock CLK3 is input to the clock input terminal of the other fourth-stage flip-flop FF present at the parallel position and the final-stage flip-flop FF.
  • the reset instruction unit 17 includes a multiplexer (indicated by a trapezoid) to which the output signal SJ of the preceding phase difference detection unit 16 is input, a first-stage flip-flop FF to which the output of the multiplexer is input, and a first-stage The flip-flop FF of the second stage provided via the NOT circuit, the output of the flip-flop FF of the second stage, and the output of the flip-flop FF of the first stage are input together.
  • a NAND circuit and a third-stage flip-flop FF to which the output of the NAND circuit is input are provided, and a reset instruction signal RSTn is output from the third-stage flip-flop FF.
  • the multiplexer in the reset instruction unit 17 is a selector, and selectively outputs the first clock CLK1 or the low-level signal L according to the logic state of the input output signal SJ (selection control input). For example, if the logic level of the selection control input is LOW, the low level is selected, and if it is HIGH, the first clock CLK1 is selected.
  • the second clock CLK2 is input to the clock input terminal of each flip-flop FF in the reset instruction unit 17.
  • the frequency divider 14 is a frequency divider with a reset function, but the reset instruction signal RSTn output from the previous reset instruction unit 17 is input to a three-input NAND circuit in the frequency divider 14.
  • the frequency divider 14 receives both the first-stage flip-flop FF, the output of the first-stage flip-flop FF, and the low-level signal L, and further receives the reset instruction signal RSTn as a selection control input.
  • Multiplexer (indicated by a trapezoid), a second-stage flip-flop FF to which the output of the multiplexer is input, and a third-stage flip-flop FF to which the output of the second-stage flip-flop FF is input I have.
  • the reset terminal in the frequency divider 14 is a terminal group to which a reset instruction signal (reset signal) RSTn is input.
  • the multiplexer of the frequency divider 14 is also a selector, and selects the output signal of the first-stage flip-flop FF or the low level signal L according to the logic state of the input reset instruction signal RSTn (selection control input). To output automatically. For example, if the logic level of the selection control input is LOW, the low level is selected, and if it is HIGH, the output signal of the first flip-flop FF is selected.
  • the third clock CLK3 is output from the multiplexer.
  • the outputs of the second-stage and third-stage flip-flops FF are input to the NAND circuit together with the reset instruction signal RSTn.
  • the second clock CLK2 is input to the clock input terminal of each flip-flop FF in the reset instruction unit 17.
  • FIG. 8 is a circuit diagram showing an example of a logic circuit group (load signal generation unit 15 and conversion unit 13) for executing the above-described logic operation. Since various circuit configurations for realizing the above-described operation are conceivable, the present invention is not limited to the circuit shown in the figure, but FIG. 8 is shown as a preferred example.
  • the load signal generator 15 includes a first-stage flip-flop FF, a NOT circuit and a NAND circuit connected to the subsequent stage of the output terminal of the first-stage flip-flop FF, and a second input to which the output of the NOT circuit is input.
  • a third-stage flip-flop FF is
  • the third clock CLK3 is input to the input terminal of the first-stage flip-flop FF.
  • the second clock CLK2 is input to the clock input terminals of the first, second, and third-stage flip-flops FF in the load signal generation unit 15.
  • a load signal Load is output from the third-stage flip-flop FF.
  • the conversion unit 13 includes a plurality of flip-flops FF to which parallel data (D1, D2, D3... D10) are input, and a plurality of NAND circuits to which a load signal Load is input as illustrated.
  • the parallel data respectively input to each flip-flop FF is transferred in synchronization with the second clock CLK2, and is sequentially output in time series as serial data Ser_Data from the flip-flop FF located at the right end of FIG.
  • the serializer device shown in FIG. 1 described above includes a first flip-flop group (first latch unit 11) including a plurality of flip-flops FF arranged in parallel, and a subsequent stage of the first flip-flop group.
  • a second flip-flop group (second latch unit 12) including a plurality of flip-flops arranged in parallel, and a parallel serial connected to a load signal output terminal provided at the subsequent stage of the second flip-flop group
  • a converter (converter 13), a load signal generator (load signal generator 15) having a load signal output terminal, an output terminal connected to the input terminal of the load signal generator, and a reset terminal
  • the frequency divider frequency divider 14
  • the reset signal generator reset instruction unit 17 connected to the reset terminal of the frequency divider, and the input of the reset signal generator are connected.
  • Comprising phase comparator and a (phase difference detector 16) an output terminal of the divider is connected to the input terminal of the phase comparator.
  • each circuit block shown in FIGS. 6 to 8 can be used.
  • the latch unit is composed of a flip-flop group including a plurality of flip-flops arranged in parallel.
  • First and second flip-flop groups are included.

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Abstract

シリアライザ装置１は、第１ラッチ部１１、第２ラッチ部１２、変換部１３、分周部１４、ロード信号生成部１５、位相差検出部１６、リセット指示部１７を備え、簡易な構成で早期にビットエラーレートを低減できる。位相差検出部１６は、第１ラッチ部１１へ与えられる第１クロックＣＬＫ１と、第２ラッチ部１２へ与えられる第３クロックＣＬＫ３との間の位相差を検出し、リセット指示部１７は、この位相差が目標範囲内にない場合にリセット指示信号ＲＳＴｎを分周部１４へ出力する。

Description

シリアライザ装置
　本発明は、シリアライザ装置に関するものである。
　シリアライザ装置は、第１クロックに同期して入力されるパラレルデータをシリアライズして、当該シリアルデータを第２クロックに同期して出力する。シリアライザ装置は、ラッチ部および変換部を備える。ラッチ部は、入力されるパラレルデータを第１クロックが指示するタイミングでラッチする。変換部は、ラッチ部によりラッチされて出力されるパラレルデータをロード信号が指示するタイミングでラッチして、そのラッチしたデータを第２クロックに同期してシリアルデータとして出力する。第２クロックの周期は第１クロックの周期より短い。変換部に与えられるロード信号は、第１クロックと同周期であり、第２クロックに基づいて生成される（特許文献１参照）。
米国特許第７７４６２５１号明細書
　シリアライザ装置において、ラッチ部から出力されるパラレルデータを変換部が確実にラッチすることができるように、変換部によるラッチ動作の際のセットアップ・タイムおよびホールド・タイムそれぞれのマージンに応じて、第１クロックとロード信号との間の位相差は適正範囲内に設定されることが重要である。
　ノイズに因る誤動作や温度変化によって第１クロックとロード信号との間の位相差が適正範囲から外れると、シリアライザ装置から出力されるシリアルデータにエラーが生じる。シリアライザ装置から出力されるシリアルデータを受信する受信装置により、その受信したデータのビットエラーレートが大きいことが検出されると、その旨が受信装置から送信側のシリアライザ装置へ通知される。そして、その通知を受けたシリアライザ装置において、第１クロックとロード信号との間の位相差が適正範囲内に回復するようにロード信号生成動作がリセットされる。
　しかし、ビットエラーレートが大きい旨を受信装置から送信側のシリアライザ装置へ通知するシステム構成は、双方向通信を前提とするものであり、また、受信側から送信側のシリアライザ装置への通信が高速であることを前提とするものである。
　受信側から送信側への通信線が存在しない場合には、ビットエラーレートが大きい旨を受信装置から送信側のシリアライザ装置へ通知することができず、シリアライザ装置において第１クロックとロード信号との間の位相差を適正範囲内に回復させることができない。
　受信側から送信側への通信線が存在していても該通信線が簡易なものであって低速である場合には、ビットエラーレートが大きい旨を受信装置から送信側のシリアライザ装置へ通知するのに長時間を要し、シリアライザ装置において第１クロックとロード信号との間の位相差を適正範囲内に回復させる迄に長時間を要するので、長時間に亘ってビットエラーレートが大きい状態が続くことになる。
　本発明は、上記問題点を解消する為になされたものであり、簡易な構成で早期にビットエラーレートを低減することができるシリアライザ装置を提供することを目的とする。
　このシリアライザ装置は、第１クロックに同期して入力されるパラレルデータをシリアライズして当該シリアルデータを第２クロックに同期して出力するシリアライザ装置であって、（１）入力されるパラレルデータを、第１クロックが指示するタイミングでラッチする第１ラッチ部と、（２）第１ラッチ部によりラッチされて出力されるパラレルデータを、第１クロックと同周期の第３クロックが指示するタイミングでラッチする第２ラッチ部と、（３）第２ラッチ部によりラッチされて出力されるパラレルデータを、第１クロックと同周期のロード信号が指示するタイミングでラッチして、そのラッチしたデータを第２クロックに同期してシリアルデータとして出力する変換部と、（４）第２クロックを分周して第３クロックを生成する分周部と、（５）第３クロックに基づいてロード信号を生成するロード信号生成部と、（６）第３クロックおよびロード信号の何れかと第１クロックとの間の位相差を検出する位相差検出部と、（７）位相差検出部により検出された位相差が目標範囲内にない場合に分周部における分周動作をリセットするリセット指示部と、を備える。
　シリアライザ装置において、位相差検出部は、（１）　第１クロックおよび第３クロックのうちの一方を入力データとし、第１クロックより短い周期のクロックで入力データをシフトさせるシフトレジスタと、（２）　第１クロックおよび第３クロックのうちの他方またはロード信号が指示するタイミングでシフトレジスタから出力されるデータをラッチするシフトレジスタ出力ラッチ部と、（３）　シフトレジスタ出力ラッチ部によりラッチされたデータに基づいて位相差を検出する検出部と、を含むのが好適である。
　また、シリアライザ装置において、位相差検出部は、（１）　第１クロックおよび第３クロックのうちの一方を入力データとし、第１クロックおよび第３クロックのうちの他方またはロード信号を入力クロックとするフリップフロップと、（２）　フリップフロップから出力されたデータに基づいて位相差を検出する検出部と、を含むのも好適である。
　他の形態のシリアライザ装置は、第１クロックに同期して入力されるパラレルデータをシリアライズして当該シリアルデータを第２クロックに同期して出力するシリアライザ装置であって、（１）　入力されるパラレルデータを、第１クロックが指示するタイミングでラッチするラッチ部と、（２）　ラッチ部によりラッチされて出力されるパラレルデータを、第１クロックと同周期のロード信号が指示するタイミングでラッチして、そのラッチしたデータを第２クロックに同期してシリアルデータとして出力する変換部と、（３）　第２クロックに基づいてロード信号を生成するロード信号生成部と、（４）　ロード信号と第１クロックとの間の位相差を検出する位相差検出部と、（５）　位相差検出部により検出された位相差が目標範囲内にない場合にロード信号生成部におけるロード信号生成動作をリセットするリセット指示部と、を備える。
　上記シリアライザ装置は、並列配置された複数のフリップフロップを含むフリップフロップ群と、前記フリップフロップ群の後段に設けられ、ロード信号出力端子に接続されたパラレル・シリアル変換器と、前記ロード信号出力端子を有するロード信号生成器と、前記ロード信号生成器の入力端子に接続される出力端子を有し、リセット端子を有する分周器と、前記分周器の前記リセット端子に接続されたリセット信号発生器と、前記リセット信号発生器の入力に接続された位相比較器と、を備え、前記分周器の出力端子は、前記位相比較器の入力端子に接続されている。
　なお、第１ラッチ部及び第２ラッチ部を備える場合には、この場合のフリップフロップ群は、並列配置された複数のフリップフロップを含む第１フリップフロップ群と、第１フリップフロップ群の後段に配置され、並列配置された複数のフリップフロップを含む第２フリップフロップ群とを備えている。
　本発明のシリアライザ装置は、簡易な構成で早期にビットエラーレートを低減することができる。
図１は、第１実施形態のシリアライザ装置１の構成を示す図である。 図２は、第１実施形態のシリアライザ装置１の動作を説明するタイミングチャートである。 図３は、位相差検出部１６の第１構成例を示す図である。 図４は、位相差検出部１６の第２構成例を示す図である。 図５は、第２実施形態のシリアライザ装置２の構成を示す図である。 図６は、図１に示したシリアライザ装置１の構成を示す図である。 図７は、論理回路群（位相差検出部１６，リセット指示部１７，分周部１４）の一例を示す回路図である。 図８は、論理回路群（ロード信号生成部１５、変換部１３）の一例を示す回路図である。
　以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。本発明は、これらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　（第１実施形態）
　図１は、第１実施形態のシリアライザ装置１の構成を示す図である。シリアライザ装置１は、第１クロックＣＬＫ１に同期して入力されるパラレルデータＰａｒ＿Ｄａｔａをシリアライズして、当該シリアルデータＳｅｒ＿Ｄａｔａを第２クロックＣＬＫ２に同期して出力する。第２クロックＣＬＫ２の周期は第１クロックＣＬＫ１の周期より短い。シリアライザ装置１は、第１ラッチ部１１、第２ラッチ部１２、変換部１３、分周部１４、ロード信号生成部１５、位相差検出部１６およびリセット指示部１７を備える。
　第１ラッチ部１１は、入力されるパラレルデータＰａｒ＿Ｄａｔａを、第１クロックＣＬＫ１が指示するタイミングでラッチして出力する。第２ラッチ部１２は、第１ラッチ部１１によりラッチされて出力されるパラレルデータを、第３クロックＣＬＫ３が指示するタイミングでラッチして出力する。第３クロックＣＬＫ３は第１クロックＣＬＫ１と同周期である。第１ラッチ部１１および第２ラッチ部１２それぞれは、例えば、パラレルデータＰａｒ＿Ｄａｔａのビット数またはそれ以上の個数のフリップフロップが並列的に配置された構成とすることができる。
　変換部１３は、パラレルデータをシリアルデータに変換する。変換部１３は、第２ラッチ部１２によりラッチされて出力されるパラレルデータを、ロード信号Ｌｏａｄが指示するタイミングでラッチして、そのラッチしたデータを第２クロックＣＬＫ２に同期してシリアルデータＳｅｒ＿Ｄａｔａとして出力する。ロード信号Ｌｏａｄは第１クロックＣＬＫ１と同周期である。変換部１３は、例えば、複数のフリップフロップが直列的に接続されたシフトレジスタを含む構成とし、ロード信号Ｌｏａｄの指示によりパラレルデータをシフトレジスタの各フリップフロップでラッチし、第２クロックＣＬＫ２の指示によりシフトレジスタをシフト動作させてシリアルデータＳｅｒ＿Ｄａｔａを出力することができる。
　分周部１４は、第２クロックＣＬＫ２を分周して第３クロックＣＬＫ３を生成する。また、分周部１４は、リセット指示信号ＲＳＴｎの指示により分周動作をリセットすることができる。分周部１４は、例えば、カウンタを含む構成とし、第２クロックＣＬＫ２の指示によりカウンタ動作を行ない、リセット指示信号ＲＳＴｎの指示によりカウンタ動作をリセットすることができる。分周部１４により生成された第３クロックＣＬＫ３は、第２ラッチ部１２、ロード信号生成部１５および位相差検出部１６に与えられる。
　ロード信号生成部１５は、第３クロックＣＬＫ３に基づいてロード信号Ｌｏａｄを生成する。ロード信号生成部１５は、例えば、複数のフリップフロップが直列的に接続されたシフトレジスタを含む構成とし、第３クロックＣＬＫ３をシフトレジスタの第１段目のフリップフロップの入力データとし、第２クロックＣＬＫ２（または、第１クロックＣＬＫ１より短周期の他のクロック）の指示によりシフトレジスタをシフト動作させて、シフトレジスタの最終段のフリップフロップから出力される信号をロード信号Ｌｏａｄとすることができる。ロード信号生成部１５から出力されるロード信号Ｌｏａｄは、変換部１３に与えられる。
　位相差検出部１６は、第３クロックＣＬＫ３と第１クロックＣＬＫ１との間の位相差を検出する。或いは、位相差検出部１６は、ロード信号Ｌｏａｄと第１クロックＣＬＫ１との間の位相差を検出してもよい。リセット指示部１７は、位相差検出部１６により検出された位相差が目標範囲内にない場合に分周部１４における分周動作をリセットするためのリセット指示信号ＲＳＴｎを分周部１４へ出力する。
　図２は、第１実施形態のシリアライザ装置１の動作を説明するタイミングチャートである。この図には、上から順に、第１ラッチ部１１に入力されるパラレルデータＰａｒ＿Ｄａｔａ、第１クロックＣＬＫ１、第１ラッチ部１１から出力されるパラレルデータ、第２クロックＣＬＫ２［０］，ＣＬＫ２［１］、リセット指示部１７から出力されるリセット指示信号ＲＳＴｎ、第３クロックＣＬＫ３、第２ラッチ部１２から出力されるパラレルデータ、ロード信号Ｌｏａｄ［０］，Ｌｏａｄ［１］、および、シリアルデータＳｅｒ＿Ｄａｔａ［０］，Ｓｅｒ＿Ｄａｔａ［１］，Ｓｅｒ＿Ｄａｔａ　が示されている。
　図２では、パラレルデータＰａｒ＿Ｄａｔａを１０ビットデータとしている。また、第２クロックＣＬＫ２を二相クロックＣＬＫ２［０］，ＣＬＫ２［１］としている。一方の相の第２クロックＣＬＫ２［０］に基づいてロード信号Ｌｏａｄ［０］およびシリアルデータＳｅｒ＿Ｄａｔａ［０］が生成されるものとし、他方の相の第２クロックＣＬＫ２［１］に基づいてロード信号Ｌｏａｄ［１］およびシリアルデータＳｅｒ＿Ｄａｔａ［１］が生成されるものとする。
　シリアライザ装置１には、パラレルデータＰａｒ＿Ｄａｔａ、第１クロックＣＬＫ１および第２クロックＣＬＫ２が入力される。この図に示されるように、第１クロックＣＬＫ１はパラレルデータＰａｒ＿Ｄａｔａに同期している。第２クロックＣＬＫ２はシリアルデータＳｅｒ＿Ｄａｔａに同期している。第２クロックＣＬＫ２の周期は第１クロックＣＬＫ１の周期より短い。第３クロックＣＬＫ３およびロード信号Ｌｏａｄは第１クロックＣＬＫ１と同周期である。
　第１クロックＣＬＫ１と第３クロックＣＬＫ３との間の位相差は、第２ラッチ部１２によるラッチ動作の際のセットアップ・タイムおよびホールド・タイムそれぞれのマージンに応じて適正範囲内に設定される。第３クロックＣＬＫ３とロード信号Ｌｏａｄとの間の位相差は、変換部１３によるラッチ動作の際のセットアップ・タイムおよびホールド・タイムそれぞれのマージンに応じて適正範囲内に設定される。
　第１ラッチ部１１では、入力されたパラレルデータＰａｒ＿Ｄａｔａが第１クロックＣＬＫ１の立上りエッジのタイミングでラッチされ、そのラッチされたパラレルデータが第２ラッチ部１２へ出力される。第２ラッチ部１２では、第１ラッチ部１１から出力されたパラレルデータが第３クロックＣＬＫ３の立上りエッジのタイミングでラッチされ、そのラッチされたパラレルデータが変換部１３へ出力される。
　変換部１３では、第２ラッチ部１２から出力されたパラレルデータがロード信号Ｌｏａｄの立上りエッジのタイミングでラッチされ、そのラッチされたデータが第２クロックＣＬＫ２に同期してシリアルデータＳｅｒ＿Ｄａｔａとして出力される。
　分周部１４では、第２クロックＣＬＫ２が分周されて第３クロックＣＬＫ３が生成される。また、分周部１４では、リセット指示信号ＲＳＴｎの指示により分周動作がリセットされる。すなわち、リセット指示信号ＲＳＴｎの立上りエッジがあると、そのタイミングで第３クロックＣＬＫ３の立上りエッジが生じるように第３クロックＣＬＫ３の位相が調整される。
　ロード信号生成部１５では、第３クロックＣＬＫ３に基づいてロード信号Ｌｏａｄが生成される。第２クロックＣＬＫ２の周期をＴとすると、ロード信号Ｌｏａｄ［０］は、第３クロックＣＬＫ３の立上りエッジのタイミングから時間３Ｔ後のタイミングで立下りエッジが生じ、時間４Ｔ後のタイミングで立上りエッジが生じる。ロード信号Ｌｏａｄ［１］は、第３クロックＣＬＫ３の立上りエッジのタイミングから時間３．５Ｔ後のタイミングで立下りエッジが生じ、時間４．５Ｔ後のタイミングで立上りエッジが生じる。
　位相差検出部１６では、第３クロックＣＬＫ３と第１クロックＣＬＫ１との間の位相差が検出される。或いは、ロード信号Ｌｏａｄと第１クロックＣＬＫ１との間の位相差が検出される。そして、リセット指示部１７では、位相差検出部１６により検出された位相差が目標範囲内にない場合に、第１クロックＣＬＫ１の立上りエッジのタイミングから時間３Ｔ後のタイミングで立上りエッジが生じるリセット指示信号ＲＳＴｎが生成され、このリセット指示信号ＲＳＴｎが分周部１４へ出力される。
　図３は、位相差検出部１６の第１構成例を示す図である。第１構成例の位相差検出部１６Ａは、シフトレジスタ３０、シフトレジスタ出力ラッチ部４０および検出部５０を含む。シフトレジスタ３０は、フリップフロップ３１～３９が直列的に接続されて構成される。シフトレジスタ出力ラッチ部４０、フリップフロップ４１～４８が並列的に配置されて構成される。検出部５０は、論理反転回路５１および論理積回路５２を含む。
　フリップフロップ３１の出力データは、次段のフリップフロップ３２の入力データとなるとともに、フリップフロップ４１の入力データとなる。フリップフロップ３２の出力データは、次段のフリップフロップ３３の入力データとなるとともに、フリップフロップ４２の入力データとなる。フリップフロップ３３の出力データは、次段のフリップフロップ３４の入力データとなるとともに、フリップフロップ４３の入力データとなる。フリップフロップ３４の出力データは、次段のフリップフロップ３５の入力データとなるとともに、フリップフロップ４４の入力データとなる。
　フリップフロップ３５の出力データは、次段のフリップフロップ３６の入力データとなるとともに、フリップフロップ４５の入力データとなる。フリップフロップ３６の出力データは、次段のフリップフロップ３７の入力データとなるとともに、フリップフロップ４６の入力データとなる。フリップフロップ３７の出力データは、次段のフリップフロップ３８の入力データとなるとともに、フリップフロップ４７の入力データとなる。フリップフロップ３８の出力データは、最終段のフリップフロップ３９の入力データとなるとともに、フリップフロップ４８の入力データとなる。最終段のフリップフロップ３９はダミーとして設けられている。
　論理積回路５２は、フリップフロップ４８の出力データが論理反転回路５１により論理反転されたデータを入力するとともに、フリップフロップ４４の出力データを入力して、これら入力した２つのデータの論理積を表すデータを出力する。
　シフトレジスタ３０のフリップフロップ３１～３９それぞれに共通に与えられる入力クロックＣＬＫ３０として、第１クロックＣＬＫ１より短い周期のクロックが用いられ、第２クロックＣＬＫ２が用いられるのが好適である。
　シフトレジスタ３０の第１段目のフリップフロップ３１の入力データＤａｔａ３０として第１クロックＣＬＫ１が用いられ、シフトレジスタ出力ラッチ部４０のフリップフロップ４１～４８それぞれに共通に与えられる入力クロックＣＬＫ４０として第３クロックＣＬＫ３またはロード信号Ｌｏａｄが用いられる。或いは、入力データＤａｔａ３０として第３クロックＣＬＫ３が用いられ、入力クロックＣＬＫ４０として第１クロックＣＬＫ１またはロード信号Ｌｏａｄが用いられる。
　このように構成される位相差検出部１６Ａでは、検出部５０の論理積回路５２から出力されるデータは、入力クロックＣＬＫ３０の周期の分解能で入力データＤａｔａ３０の立上りエッジと入力クロックＣＬＫ４０の立上りエッジとの間の位相差が適正範囲内にあるか否かを表す。
　なお、シフトレジスタ出力ラッチ部４０と検出部５０との間に選択部を設けて、この選択部により、シフトレジスタ出力ラッチ部４０のフリップフロップ４１～４８それぞれの出力データのうちから検出部５０に入力させる２つの出力データを選択できるようにすることで、位相差の適正範囲を変更することができる。
　図４は、位相差検出部１６の第２構成例を示す図である。第２構成例の位相差検出部１６Ｂは、フリップフロップ６０および検出部７０を含む。フリップフロップ６０の入力データＤａｔａ６０として第１クロックＣＬＫ１が用いられ、フリップフロップ６０の入力クロックＣＬＫ６０として第３クロックＣＬＫ３またはロード信号Ｌｏａｄが用いられる。或いは、入力データＤａｔａ６０として第３クロックＣＬＫ３が用いられ、入力クロックＣＬＫ６０として第１クロックＣＬＫ１またはロード信号Ｌｏａｄが用いられる。
　検出部７０は、フリップフロップ６０から出力されたデータに基づいて、入力データＤａｔａ６０と入力クロックＣＬＫ６０との間の位相差が適正範囲内にあるか否かを検出する。すなわち、フリップフロップによるラッチ動作の際のセットアップ・タイムおよびホールド・タイムそれぞれのマージンが十分であれば、フリップフロップから出力されるデータは安定しているので、検出部７０は、フリップフロップ６０から出力されたデータが安定しているか否かを判定することで、位相差が適正範囲内にあるか否かを検出することができる。
　なお、シリアライザ装置１は、第１構成例の位相差検出部１６Ａおよび第２構成例の位相差検出部１６Ｂの双方を備えて、両者を使い分けてもよい。例えば、パラレルデータＰａｒ＿Ｄａｔａのビット数に応じて分周部１４における分周比率が可変である場合（すなわち、第３クロックＣＬＫ３の周期が可変である場合）、第３クロックＣＬＫ３の周期が短いと、第１構成例の位相差検出部１６Ａではシフトレジスタ３０が複数サイクル分のシフト動作をすることができない場合があるので、第２構成例の位相差検出部１６Ｂを用いるのが好ましい。
　本実施形態のシリアライザ装置１は、変換部１３から出力されるシリアルデータにおいてビットエラーレートが大きくなると、その旨を直ちに位相差検出部１６による位相差検出結果に基づいて検出することができる。受信側から送信側のシリアライザ装置１への信号線がない場合や、受信側から送信側への通信線が存在していても該通信線が簡易なものであって低速である場合であっても、送信側のシリアライザ装置１が自ら位相差を検出することにより早期にビットエラーレートを低減することができる。
　また、本実施形態のシリアライザ装置１は、第１ラッチ部１１に加えて第２ラッチ部１２を備えることにより、以下のような効果をも奏する。一般に、シリアライザ装置１を含む送信装置を半導体基板上に形成する場合、シリアライザ装置１のレイアウトはカスタム設計されるが、第１ラッチ部１１より前段の回路のレイアウトはＣＡＤシステムにより自動的に配置配線される。したがって、第１ラッチ部１１に入力されるパラレルデータＰａｒ＿Ｄａｔａの遅延が大きくなりがちであり、セットアップが厳しくなる。また、パラレルデータＰａｒ＿Ｄａｔａのビット間の遅延のばらつきも大きくなりがちであり、セットアップが厳しい状態でセットアップ・タイムがばらつくと、第１ラッチ部１１からの出力データの遅延も大きくばらつく。その結果、第１ラッチ部１１の出力データとロード信号Ｌｏａｄとの間のタイミングが厳しくなる。第１ラッチ部１１の後段に第２ラッチ部１２を設けることで、第１ラッチ部１１の出力データのタイミングの制約は第３クロックＣＬＫ３の立上りエッジのみとなり、タイミングの制約が緩和され得る。
　（第２実施形態）
　図５は、第２実施形態のシリアライザ装置２の構成を示す図である。シリアライザ装置２は、第１クロックＣＬＫ１に同期して入力されるパラレルデータＰａｒ＿Ｄａｔａをシリアライズして、当該シリアルデータＳｅｒ＿Ｄａｔａを第２クロックＣＬＫ２に同期して出力する。第２クロックＣＬＫ２の周期は第１クロックＣＬＫ１の周期より短い。シリアライザ装置２は、ラッチ部２１、変換部２３、ロード信号生成部２５、位相差検出部２６およびリセット指示部２７を備える。
　ラッチ部２１は、入力されるパラレルデータＰａｒ＿Ｄａｔａを、第１クロックＣＬＫ１が指示するタイミングでラッチする。ラッチ部２１は、例えば、パラレルデータＰａｒ＿Ｄａｔａのビット数またはそれ以上の個数のフリップフロップが並列的に配置された構成とすることができる。
　変換部２３は、パラレルデータをシリアルデータに変換する。変換部２３は、ラッチ部２１によりラッチされて出力されるパラレルデータを、ロード信号Ｌｏａｄが指示するタイミングでラッチして、そのラッチしたデータを第２クロックＣＬＫ２に同期してシリアルデータＳｅｒ＿Ｄａｔａとして出力する。ロード信号Ｌｏａｄは第１クロックＣＬＫ１と同周期である。変換部２３は、例えば、複数のフリップフロップが直列的に接続されたシフトレジスタを含む構成とし、ロード信号Ｌｏａｄの指示によりパラレルデータをシフトレジスタの各フリップフロップでラッチし、第２クロックＣＬＫ２の指示によりシフトレジスタをシフト動作させてシリアルデータＳｅｒ＿Ｄａｔａを出力することができる。
　ロード信号生成部２５は、第２クロックＣＬＫ２に基づいてロード信号Ｌｏａｄを生成する。また、ロード信号生成部２５は、リセット指示信号ＲＳＴｎの指示によりロード信号生成動作をリセットすることができる。ロード信号生成部２５は、例えば、カウンタおよびシフトレジスタを含む構成とし、第２クロックＣＬＫ２の指示によりカウンタ動作を行なって分周クロックを生成し、リセット指示信号ＲＳＴｎの指示によりカウンタ動作をリセットすることができる。また、ロード信号生成部２５は、分周クロックをシフトレジスタの第１段目のフリップフロップの入力データとし、第２クロックＣＬＫ２（または、第１クロックＣＬＫ１より短周期の他のクロック）の指示によりシフトレジスタをシフト動作させて、シフトレジスタの最終段のフリップフロップから出力される信号をロード信号Ｌｏａｄとすることができる。ロード信号生成部２５から出力されるロード信号Ｌｏａｄは、変換部２３に与えられる。
　位相差検出部２６は、ロード信号Ｌｏａｄと第１クロックＣＬＫ１との間の位相差を検出する。位相差検出部２６は、第１実施形態における位相差検出部１６と同様の構成とすることができる。リセット指示部２７は、位相差検出部２６により検出された位相差が目標範囲内にない場合にロード信号生成部２５におけるロード信号生成動作をリセットするためのリセット指示信号ＲＳＴｎをロード信号生成部２５へ出力する。
　本実施形態のシリアライザ装置２は、変換部２３から出力されるシリアルデータにおいてビットエラーレートが大きくなると、その旨を直ちに位相差検出部２６による位相差検出結果に基づいて検出することができる。受信側から送信側のシリアライザ装置２への信号線がない場合や、受信側から送信側への通信線が存在していても該通信線が簡易なものであって低速である場合であっても、送信側のシリアライザ装置２が自ら位相差を検出することにより早期にビットエラーレートを低減することができる。
　なお、上述の回路について、補足説明をする。
　図６は、図１に示したシリアライザ装置１の構成を示す図である。
　上述のように第１ラッチ部１１は、並列に配置された複数のフリップフロップＦＦからなり、第２ラッチ部１２も同様に、並列に配置された複数のフリップフロップＦＦからなる。各フリップフロップＦＦは、２つの入力端子と、少なくとも１つの出力端子を備えている。
　全てのフリップフロップＦＦの構造は同一であるので、同図では、簡略化のため、各ラッチ部において、１つのフリップフロップＦＦの構造のみを詳細に示している。フリップフロップＦＦは、Ｄフリップフロップであり、信号が入力される入力端子Ｄ、クロックが入力されるクロック入力端子（フリップフロップＦＦの三角マークで示す）を備えており、出力端子Ｑからは、クロックの立ち上がり時のタイミングで、入力端子Ｄに入力された信号が、出力される。なお、フリップフロップＦＦの出力端子Ｑ（バー付）からは、出力端子Ｑの反転信号を出力することができるので、回路設計上の必要に応じて、例えば、信号伝達時のノイズ耐性を高めるために、この信号を使うこともできる。
　図６においては、第１ラッチ部１１は、一例として、１０個のフリップフロップＦＦを備えており、第２ラッチ部１２も、一例として、１０個のフリップフロップＦＦを備えている。もちろん、フリップフロップの数は、設計に応じて変更することができる。第２ラッチ部１２から出力されたパラレルデータは、変換部１３（パラレル・シリアル変換器：Ｐａｒａｌｌｅｌ－ｉｎ　Ｓｅｒｉａｌ－ｏｕｔ　（ＰＩＳＯ））に入力される。パラレル・シリアル変換器は、入力されたパラレル信号をシリアル信号に変換する回路であり、様々なタイプの構造が知られている。
　位相差検出部１６は、位相比較器であり、第３クロックＣＬＫ３の位相が、基準位置にあるかどうかを検出している。本例では、第３クロックＣＬＫ３の位置を検出するために、第１クロックＣＬＫ１を基準信号として用いている。本例では、第１クロックＣＬＫ１のパルスの周期の中央位置の近傍に、第３クロックＣＬＫ３のパルスの立ち上がりタイミングが存在するかどうかを検出している。位相比較器の構造としては、様々なものが知られているが、位相比較器は、例えば、タイミングチャート上での基準位置（時刻）からの第３クロックＣＬＫ３の立ち上がり時刻の位相ずれ量に比例したパルス信号ＳＪを出力することができる。
　リセット指示部１７は、リセット信号生成器であり、例えば、パルス信号ＳＪの幅が所定値を超えた場合、すなわち、タイミングチャート上での第３クロックＣＬＫ３の立ち上がり位置（時刻）が、基準位置（時刻）よりも大きくずれた場合に、後段の分周器の値をリセットするリセット指示信号ＲＳＴｎ（リセット信号）を生成する。
　分周部１４（分周器）は、カウンタであり、入力された信号の繰り返し周波数を低下させて出力する。リセット機能付きの分周器は、数多く知られている。
　ロード信号生成部１５（ロード信号生成器）は、第３クロックＣＬＫ３を受け取って、その信号の波形を整形して出力する。具体的には、入力信号を反転させ、信号に若干の遅延を生じさせることで、信号の立ち上がりエッジと立下りエッジの傾きを緩やかにする。
　ロード信号生成部１５の後段に配置された変換部１３は、パラレル・シリアル変換器であり、所定レベル（ローレベル）のロード信号（Ｌｏａｄ）が入力された場合に、複数のフリップフロップＦＦからなるレジスターに、パラレルデータＰａｒ＿Ｄａｔａのデジタルデータ（Ｄ１、Ｄ２、Ｄ３・・・Ｄ１０）が書き込まれ、所定レベルとは逆のレベル（ハイレベル）のロード信号（Ｌｏａｄ）が入力された場合には、レジスタがクロック動作をし、これらのデータが転送し、シリアルデータＳｅｒ＿Ｄａｔａとして出力する。
　上述の位相比較器、リセット信号生成器、分周器、ロード信号生成器、パラレル・シリアル変換器は、それぞれ、複数の論理回路を用いて構成することができるが、この論理と同様のプログラムを有するメモリと、メモリから読み出したプログラムを実行するＣＰＵによっても、構成することができる。
　以下、論理回路の構造について、捕捉的に説明する。論理回路の入力側の線は入力端子、出力側の線は出力端子を示すこととし、特段の断りがない限り、各論理回路の出力端子が、後段の論理回路の入力端子に接続されていることとする。
　図７は、上述の論理動作を実行するための論理回路群（位相差検出部１６，リセット指示部１７，分周部１４）の一例を示す回路図である。上述の動作を実現する回路構成としては、様々なものが考えられるため、本発明は同図に示す回路に限定されるものではないが、図７は、好適な一例として示される。
　位相差検出部１６は、位相比較器であり、様々なタイプのものが知られているが、同図に示した位相差検出部１６は、直列に接続された複数のフリップフロップＦＦと、３段目のフリップフロップＦＦの出力が入力され、直列接続された４段目のフリップフロップに対して並列に設けられた別の４段目のフリップフロップＦＦと、最終段のフリップフロップＦＦに接続されたＮＯＴ回路と、上記並列位置に設けられた別の４段目のフリップフロップＦＦの出力端子およびＮＯＴ回路の出力端子の双方に接続されたＮＡＮＤ回路とを備えており、ＮＡＮＤ回路からは出力信号ＳＪが出力される。
　位相差検出部１６の第１段目のフリップフロップＦＦには、第１クロックＣＬＫ１が入力され、また、そのクロック入力端子には第２クロックＣＬＫ２が入力される。直列系統の第１～第４のフリップフロップＦＦのクロック入力端子には、第２クロックＣＬＫ２が入力される。並列位置に存在する上記別の４段目のフリップフロップＦＦのクロック入力端子と、最終段のフリップフロップＦＦには、第３クロックＣＬＫ３が入力されている。
　リセット指示部１７は、前段の位相差検出部１６の出力信号ＳＪが入力されるマルチプレクサ（台形で示す）と、マルチプレクサの出力が入力される第１段目のフリップフロップＦＦと、第１段目のフリップフロップＦＦの後段にＮＯＴ回路を介して設けられる第２段目のフリップフロップＦＦと、第２段目のフリップフロップＦＦの出力および第１段目のフリップフロップＦＦの出力が共に入力されるＮＡＮＤ回路と、ＮＡＮＤ回路の出力が入力される第３段目のフリップフロップＦＦとを備えており、第３段目のフリップフロップＦＦからは、リセット指示信号ＲＳＴｎが出力される。
　リセット指示部１７におけるマルチプレクサは、セレクタであり、入力された出力信号ＳＪ（選択制御入力）の論理状態に応じて、第１クロックＣＬＫ１又はローレベルの信号Ｌを選択的に出力する。例えば、選択制御入力の論理レベルがＬＯＷであればローレベルを選択し、ＨＩＧＨであれば第１クロックＣＬＫ１を選択する。なお、リセット指示部１７における各フリップフロップＦＦのクロック入力端子には、第２クロックＣＬＫ２が入力されている。
　分周部１４は、リセット機能付きの分周器であるが、前段のリセット指示部１７から出力されたリセット指示信号ＲＳＴｎは、分周部１４における３入力のＮＡＮＤ回路に入力される。
　分周部１４は、第１段目のフリップフロップＦＦと、第１段目のフリップフロップＦＦの出力及びローレベル信号Ｌの双方が入力され、さらに、選択制御入力としてリセット指示信号ＲＳＴｎが入力されるマルチプレクサ（台形で示す）と、マルチプレクサの出力が入力される第２段目のフリップフロップＦＦと、第２段目のフリップフロップＦＦの出力が入力される第３段目のフリップフロップＦＦとを備えている。分周器１４におけるリセット端子は、リセット指示信号（リセット信号）ＲＳＴｎが入力される端子群である。
　分周部１４のマルチプレクサも、セレクタであり、入力されたリセット指示信号ＲＳＴｎ（選択制御入力）の論理状態に応じて、第１段目のフリップフロップＦＦの出力信号又はローレベルの信号Ｌを選択的に出力する。例えば、選択制御入力の論理レベルがＬＯＷであればローレベルを選択し、ＨＩＧＨであれば第１段目のフリップフロップＦＦの出力信号を選択する。マルチプレクサからは第３クロックＣＬＫ３が出力される。第２段目及び第３段目のフリップフロップＦＦの出力は、リセット指示信号ＲＳＴｎと共に、ＮＡＮＤ回路に入力される。なお、リセット指示部１７における各フリップフロップＦＦのクロック入力端子には、第２クロックＣＬＫ２が入力されている。
　図８は、上述の論理動作を実行するための論理回路群（ロード信号生成部１５、変換部１３）の一例を示す回路図である。上述の動作を実現する回路構成としては、様々なものが考えられるため、本発明は同図に示す回路に限定されるものではないが、図８は、好適な一例として示される。
　ロード信号生成部１５は、第１段目のフリップフロップＦＦと、第１段のフリップフロップＦＦの出力端子の後段に接続されたＮＯＴ回路及びＮＡＮＤ回路と、ＮＯＴ回路の出力が入力される第２段目のフリップフロップＦＦと、第１段目のフリップフロップＦＦの出力及び第２段目のフリップフロップＦＦの出力が、共に入力される前述のＮＡＮＤ回路と、ＮＡＮＤ回路の出力が入力される第３段目のフリップフロップＦＦとを備えている。
　第１段目のフリップフロップＦＦの入力端子には、第３クロックＣＬＫ３が入力される。ロード信号生成部１５における第１、第２及び３段目のフリップフロップＦＦのクロック入力端子には、第２クロックＣＬＫ２が入力されている。第３段目のフリップフロップＦＦからはロード信号Ｌｏａｄが出力される。
　変換部１３（ＰＩＳＯ）は、パラレルデータ（Ｄ１、Ｄ２、Ｄ３・・・Ｄ１０）が入力される複数のフリップフロップＦＦと、図示の如く、ロード信号Ｌｏａｄが入力されるＮＡＮＤ回路を複数備えており、各フリップフロップＦＦにそれぞれ入力されたパラレルデータは、第２クロックＣＬＫ２に同期して転送され、同図の右端に位置するフリップフロップＦＦからシリアルデータＳｅｒ＿Ｄａｔａとして、時系列に順次出力される。
　以上、説明したように、上述の図１に示したシリアライザ装置は、並列配置された複数のフリップフロップＦＦを含む第１フリップフロップ群（第１ラッチ部１１）と、第１フリップフロップ群の後段に配置され、並列配置された複数のフリップフロップを含む第２フリップフロップ群（第２ラッチ部１２）と、第２フリップフロップ群の後段に設けられ、ロード信号出力端子に接続されたパラレル・シリアル変換器（変換部１３）と、ロード信号出力端子を有するロード信号生成器（ロード信号生成部１５）と、ロード信号生成器の入力端子に接続される出力端子を有し、リセット端子を有する分周器（分周部１４）と、分周器のリセット端子に接続されたリセット信号発生器（リセット指示部１７）と、リセット信号発生器の入力に接続された位相比較器（位相差検出部１６）とを備え、分周器の出力端子は、位相比較器の入力端子に接続されている。
　なお、上述の図５に示したシリアライザ装置の各ブロックの具体的な構造例は、図６～図８に示した各回路ブロックの構造を用いることができる。図１及び図３のいずれの構造の場合も、ラッチ部は、並列配置された複数のフリップフロップを含むフリップフロップ群から構成され、図１に示した構造の場合には、このフリップフロップ群が第１及び第２のフリップフロップ群を含んでいる。
　１，２…シリアライザ装置、１１…第１ラッチ部、１２…第２ラッチ部、１３…変換部、１４…分周部、１５…ロード信号生成部、１６，１６Ａ，１６Ｂ…位相差検出部、１７…リセット指示部、２１…ラッチ部、２３…変換部、２５…ロード信号生成部、２６…位相差検出部、２７…リセット指示部、３０…シフトレジスタ、３１～３９…フリップフロップ、４０…シフトレジスタ出力ラッチ部、４１～４８…フリップフロップ、５０…検出部、５１…論理反転回路、５２…論理積回路、６０…フリップフロップ、７０…検出部。

Claims (6)

  1. 　第１クロックに同期して入力されるパラレルデータをシリアライズして当該シリアルデータを第２クロックに同期して出力するシリアライザ装置であって、
    　入力される前記パラレルデータを、前記第１クロックが指示するタイミングでラッチする第１ラッチ部と、
    　前記第１ラッチ部によりラッチされて出力されるパラレルデータを、前記第１クロックと同周期の第３クロックが指示するタイミングでラッチする第２ラッチ部と、
    　前記第２ラッチ部によりラッチされて出力されるパラレルデータを、前記第１クロックと同周期のロード信号が指示するタイミングでラッチして、そのラッチしたデータを前記第２クロックに同期して前記シリアルデータとして出力する変換部と、
    　前記第２クロックを分周して前記第３クロックを生成する分周部と、
    　前記第３クロックに基づいて前記ロード信号を生成するロード信号生成部と、
    　前記第３クロックおよび前記ロード信号の何れかと前記第１クロックとの間の位相差を検出する位相差検出部と、
    　前記位相差検出部により検出された前記位相差が目標範囲内にない場合に前記分周部における分周動作をリセットするリセット指示部と、
    　を備えるシリアライザ装置。
  2. 　前記位相差検出部は、
    　前記第１クロックおよび前記第３クロックのうちの一方を入力データとし、前記第１クロックより短い周期のクロックで前記入力データをシフトさせるシフトレジスタと、
    　前記第１クロックおよび前記第３クロックのうちの他方または前記ロード信号が指示するタイミングで前記シフトレジスタから出力されるデータをラッチするシフトレジスタ出力ラッチ部と、
    　前記シフトレジスタ出力ラッチ部によりラッチされたデータに基づいて前記位相差を検出する検出部と、
    　を含む、
    　請求項１に記載のシリアライザ装置。
  3. 　前記位相差検出部は、
    　前記第１クロックおよび前記第３クロックのうちの一方を入力データとし、前記第１クロックおよび前記第３クロックのうちの他方または前記ロード信号を入力クロックとするフリップフロップと、
    　前記フリップフロップから出力されたデータに基づいて前記位相差を検出する検出部と、
    　を含む、
    　請求項１に記載のシリアライザ装置。
  4. 　第１クロックに同期して入力されるパラレルデータをシリアライズして当該シリアルデータを第２クロックに同期して出力するシリアライザ装置であって、
    　入力される前記パラレルデータを、前記第１クロックが指示するタイミングでラッチするラッチ部と、
    　前記ラッチ部によりラッチされて出力されるパラレルデータを、前記第１クロックと同周期のロード信号が指示するタイミングでラッチして、そのラッチしたデータを前記第２クロックに同期して前記シリアルデータとして出力する変換部と、
    　前記第２クロックに基づいて前記ロード信号を生成するロード信号生成部と、
    　前記ロード信号と前記第１クロックとの間の位相差を検出する位相差検出部と、
    　前記位相差検出部により検出された前記位相差が目標範囲内にない場合に前記ロード信号生成部におけるロード信号生成動作をリセットするリセット指示部と、
    　を備えるシリアライザ装置。
  5. 　並列配置された複数のフリップフロップを含むフリップフロップ群と、
    　前記フリップフロップ群の後段に設けられ、ロード信号出力端子に接続されたパラレル・シリアル変換器と、
    　前記ロード信号出力端子を有するロード信号生成器と、
    　前記ロード信号生成器の入力端子に接続される出力端子を有し、リセット端子を有する分周器と、
    　前記分周器の前記リセット端子に接続されたリセット信号発生器と、
    　前記リセット信号発生器の入力に接続された位相比較器と、
    を備え、前記分周器の出力端子は、前記位相比較器の入力端子に接続されているシリアライザ装置。
  6. 　前記フリップフロップ群は、
    　並列配置された複数のフリップフロップを含む第１フリップフロップ群と、
    　第１フリップフロップ群の後段に配置され、並列配置された複数のフリップフロップを含む第２フリップフロップ群と、
    を備えることを特徴とする請求項５に記載のシリアライザ装置。
     
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