JP2011035495A - インタフェース回路及びそれを備えた半導体装置 - Google Patents
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Abstract
【解決手段】インタフェース回路2に受信データ調整回路5を設け、受信データ調整回路5では、第1受信データポート〜第n受信データポートのうち最適なタイミングでスタートビットが取り込まれた受信データポートを選択して、そのポインタを選択信号SELとして、受信データポートを選択する第1選択回路7と、位相をずらした複数のクロック信号を選択する第2選択回路と、に出力し、選択されたデータとクロック信号とを非同期吸収FIFO11に入力する。
【選択図】図2
Description
2 インタフェース回路
3、4 IOセル
5 受信データ調整回路(受信部)
6 受信データポート
10 受信データポート選択回路
11 非同期吸収FIFO(非同期吸収回路)
Claims (5)
- 自身が出力した単一の基準クロック信号に同期してデータの送信を行う送信部と、前記基準クロック信号に同期してデータの受信を行う受信部と、を備えたインターフォース回路において、
前記受信部が、前記基準クロック信号から該基準クロック信号と位相が異なる複数のクロック信号を生成するクロック信号生成回路と、
前記位相が異なる複数のクロック信号にそれぞれ同期してデータを受信する複数の受信データポートと、
前記複数の受信データポートの中で最適なタイミングでデータを受信した受信データポートを選択する受信データポート選択回路と、
が設けられていることを特徴とするインタフェース回路。 - 前記複数の受信データポートの後段に非同期吸収回路が、設けられていることを特徴とする請求項1に記載のインタフェース回路。
- 前記非同期吸収回路が、FIFO回路により構成されていることを特徴とする請求項2に記載のインタフェース回路。
- 前記受信データポート選択回路が、受信したデータのうち所定のデータ群の先頭を示すデータの取り込み時に受信データポートを選択するように構成されていることを特徴とする請求項1乃至3のうちいずれか一項に記載のインタフェース回路。
- 請求項1乃至4のうちいずれか一項に記載のインタフェース回路を備えていることを特徴とする半導体装置。
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