CN114077295A - 集成电路复位的方法和集成电路 - Google Patents

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Abstract

本公开提供了一种集成电路复位的方法，包括：响应于接收对象为第一数据单元的复位信号，根据复位信号生成同步复位信号，再经过至少一个预设周期后将同步复位信号输出至第一数据单元；响应于第一数据单元输出的第一数据信号，根据同步复位信号和第一数据信号生成第二数据信号，并输出至第二数据单元。本公开还提供了一种集成电路。

Description

集成电路复位的方法和集成电路
技术领域
本公开涉及半导体集成电路领域，特别涉及一种集成电路复位的方法和集成电路。
背景技术
随着工艺的演进及技术的积累，集成电路(Integrated Circuit，简称IC)设计能够将越来越复杂的功能集成到一块芯片上。一般通过在系统级芯片(System on Chip，简称SoC)中集成的不同IP核(Intellectual Property Core)来实现芯片不同的功能，这也导致在一块芯片中通常涵盖多个复位域。
其中，复位是将电路中保持状态的时序器件初始化，从而实现电路、IP核乃至芯片的状态初始化。芯片需要正确初始化整个芯片电路的复位信号，确保在上电时可以初始化内部各个部分逻辑，使得电路进入一个能够稳定操作的确定态。除了芯片的全局复位，不同的IP核也需要具备单独的复位功能，一般通过同步复位或异步复位实现。而异步复位因在复位撤离时刻与时钟有效沿的间隔较短，复位恢复时间不足，存在导致输出信号亚稳态的可能。现阶段，多采用异步复位同步释放的方式，以降低复位释放时亚稳态出现的概率。
但是，对于属于不同复位域且存在数据信号交互的两个逻辑模块，在其中一个逻辑模块复位生效时，由其输出的数据可能存在亚稳态，有传播亚稳态的可能，这种亚稳态的传播具备难以消除的安全隐患，会危害芯片子模块的正常运行。
发明内容
本公开旨在至少解决现有技术中存在的技术问题之一，提出了一种集成电路复位的方法和集成电路。
为实现上述目的，第一方面，本公开实施例提供了一种集成电路复位的方法，包括：
响应于接收对象为第一数据单元的复位信号，根据所述复位信号生成同步复位信号，再经过至少一个预设周期后将所述同步复位信号输出至所述第一数据单元，其中，所述复位信号用于对所述第一数据单元进行复位，所述同步复位信号相较于所述复位信号延迟了N个所述预设周期，N大于或等于2；
响应于所述第一数据单元输出的第一数据信号，根据所述同步复位信号和所述第一数据信号生成第二数据信号，并输出至第二数据单元，其中，所述第一数据信号的接收对象为第二数据单元，所述第一数据单元和所述第二数据单元属于不同复位域。
第二方面，本公开实施例还提供了一种集成电路，包括：
第一数据单元；
与所述第一数据单元属于不同复位域的第二数据单元；
复位钳位单元，用于接收接收对象为所述第一数据单元的复位信号，根据所述复位信号生成同步复位信号，再经过至少一个预设周期后将所述同步复位信号输出至所述第一数据单元，其中，所述复位信号用于对所述第一数据单元进行复位，所述同步复位信号相较于所述复位信号延迟了N个所述预设周期，N大于或等于2；接收所述第一数据单元输出的第一数据信号，根据所述同步复位信号和所述第一数据信号生成第二数据信号，并输出至所述第二数据单元，其中，所述第一数据信号的接收对象为第二数据单元。
本公开具有以下有益效果：
本公开实施例提供了一种集成电路复位的方法和集成电路,可通过对复位信号进行同步处理再输入至对应数据单元，根据同步后的复位信号对该数据单元输出的数据信号进行处理，保证该数据单元进行复位时，输出的数据信号不含亚稳态，实现有效降低芯片进行局部复位处理时跨复位域的复位操作带来的亚稳态传递风险，提高不同复位域下复位操作的可靠性。
附图说明
图1为本公开实施例提供的一种集成电路复位的方法的流程图；
图2为本公开实施例提供的另一种集成电路复位的方法的流程图；
图3为本公开实施例提供的一种集成电路的结构示意图；
图4为本公开实施例提供的另一种集成电路的结构示意图；
图5为本公开实施例提供的再一种集成电路的结构示意图；
图6为对图5所示集成电路中的第一数据单元进行复位时的信号时序图。
具体实施方式
为使本领域的技术人员更好地理解本公开的技术方案，下面结合附图对本公开提供的一种集成电路复位的方法和集成电路进行详细描述。
在下文中将参考附图更充分地描述示例实施例，但是所述示例实施例可以以不同形式来体现且不应当被解释为限于本文阐述的实施例。反之，提供这些实施例的目的在于使本公开透彻和完整，并将使本领域技术人员充分理解本公开的范围。
本文所使用的术语仅用于描述特定实施例，且不意欲限制本公开。如本文所使用的，单数形式“一个”和“该”也意欲包括复数形式，除非上下文另外清楚指出。还将理解的是，当本说明书中使用术语“包括”和/或“由……制成”时，指定存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其他特征、整体、步骤、操作、元件、组件和/或其群组。
将理解的是，虽然本文可以使用术语第一、第二等来描述各种元件，但这些元件不应当受限于这些术语。这些术语仅用于区分一个元件和另一元件。因此，在不背离本公开的指教的情况下，下文讨论的第一元件、第一组件或第一模块可称为第二元件、第二组件或第二模块。
除非另外限定，否则本文所用的所有术语(包括技术和科学术语)的含义与本领域普通技术人员通常理解的含义相同。还将理解，诸如那些在常用字典中限定的那些术语应当被解释为具有与其在相关技术以及本公开的背景下的含义一致的含义，且将不解释为具有理想化或过度形式上的含义，除非本文明确如此限定。
本公开所提供的集成电路复位的方法和集成电路，可用于通过对复位信号进行同步处理再输入至对应数据单元，根据同步后的复位信号与该数据单元输出的数据信号进行作用，输出不存在亚稳态的数据信号，有效降低芯片进行局部复位处理时跨复位域的复位操作带来的亚稳态传递风险，提高不同复位域下复位操作的可靠性。
图1为本公开实施例提供的一种集成电路复位的方法的流程图。如图1所示，该方法包括：
步骤S1、响应于接收对象为第一数据单元的复位信号，根据复位信号生成同步复位信号，再经过至少一个预设周期后将同步复位信号输出至第一数据单元。
其中，该复位信号用于对第一数据单元进行复位，其中，接收对象即由信号的发送端初始指定的最终目的端；同步复位信号相较于复位信号延迟了N个预设周期，N大于或等于2。即对复位信号进行两级或大于两级的多级同步，生成同步复位信号，并基于该同步复位信号进行第一数据单元的复位。
其中，第一数据单元可为芯片中的任意一个用于实现一定功能的且相对独立的逻辑单元。
具体地，根据平均无故障时间(Mean Time Between Failure，简称MTBF)的计算公式，如下：
Figure BDA0002643926440000031
其中tr为亚稳态可持续的最长时间，τ与T0为与工艺相关的电气特性的常数，fin为输入信号的频率，fclock为起同步作用的时钟，即同步时钟信号的频率，一般来说，该同步时钟信号与数据时钟同步。可以看出，平均无故障时间与同步时钟信号的频率有关，在实际应用中，使用的同步时钟信号的频率为低频的情况下，两级同步就可以保证该处的平均无故障时间长达百年的时间。
步骤S2、响应于第一数据单元输出的第一数据信号，根据同步复位信号和第一数据信号生成第二数据信号，并输出至第二数据单元。
其中，第一数据信号的接收对象为第二数据单元，第一数据信号是由第一数据单元产生或转发的具体数据的信号；与第一数据单元类似的，第二数据单元可为芯片中的任意一个逻辑单元，其与第一数据单元之间有数据交互，且第一数据单元和第二数据单元属于不同复位域，由于采用局部复位，其对应的复位信号与第一数据单元不同。在一些实施例中，第一数据单元和第二数据单元还属于不同的电源域或电压域，
其中，在对同步复位信号再延迟一个预设周期后输出至第一数据单元，第一数据单元基于同步复位信号进行复位时，可能同时正在进行第一数据信号的输出。在一些实施例中，根据同步复位信号和第一数据信号生成第二数据信号的步骤中：第一数据单元输出的第一数据信号经过与同步复位信号进行钳位作用，若同步复位信号有效，第一数据单元成功复位，则传递至第二数据单元的第二数据信号固定为零，若同步复位信号无效，未进行复位处理，则传递的是正常的数据信号；或者，根据同步复位信号对第一数据信号进行延迟或零填充，以生成第二数据信号；或者，基于同步复位信号对第一数据信号可能存在亚稳态的部分进行滤波处理等。
由此，通过本实施例提供的集成电路复位的方法，使得第一数据单元进行复位处理时对应的输出信号为零态，达到消除集成电路进行局部复位时跨复位域亚稳态传递的目的。
图2为本公开实施例提供的另一种集成电路复位的方法的流程图。如图2所示，该方法为基于图1所示方法的一种具体化可选实施方案。具体地，步骤S1包括步骤S101和步骤S102，步骤S2包括步骤S201。下面对步骤S101、步骤S102和步骤S201进行详细描述。
步骤S101、响应于输入至复位信号同步器的复位信号，根据复位信号生成同步复位信号。
在一些实施例中，复位信号同步器为N级寄存同步器；每个预定周期为一个同步时钟信号的周期；在步骤S101中，根据复位信号生成同步复位信号的步骤，包括：将复位信号的起始时刻延迟至同步时钟信号的N个周期后的预设触发沿处，以生成同步复位信号。
步骤S102、将同步复位信号输出至钳位作用器，以及将同步复位信号经打拍器输出至第一数据单元。
在一些实施例中，步骤S102中，将同步复位信号经打拍器输出至第一数据单元的步骤，包括：将同步复位信号经打拍器延迟一个同步时钟信号的周期后，输出至第一数据单元。
步骤S201、响应于输入至钳位作用器的同步复位信号和第一数据信号，根据同步复位信号和第一数据信号生成第二数据信号。
在一些实施例中，步骤S201中，根据同步复位信号和第一数据信号生成第二数据信号的步骤，包括：将同步复位信号和第一数据信号输入至钳位作用器中的钳位门电路中，以生成第二数据信号。其中，适用于单bit信号，该钳位门电路为与逻辑门。
其中，以复位信号低有效为例，钳位作用器的功能是保证复位信号为低时，第二数据信号在送入第二数据单元时不为亚稳态，保持在低位，从而实现对复位信号的钳位；如果复位信号为高，即第一数据单元未进行复位时，第一数据单元输出的第一数据信号保持原电平输入至第二数据单元，对原有的数据通路并不影响。
需要说明的是，采用与逻辑门作为钳位门电路，仅为本公开中的一种可选实现方式，其不会对本公开的技术方案产生限制，钳位作用器并不局限于与逻辑门。
本公开实施例提供了一种集成电路复位的方法，该方法可用于通过对复位信号进行同步处理再输入至对应数据单元，根据同步后的复位信号与该数据单元输出的数据信号进行钳位作用，保证在该数据单元进行复位时，最终输出的数据信号不含亚稳态，有效降低芯片进行局部复位处理时跨复位域的复位操作带来的亚稳态传递风险，提高不同复位域下复位操作的可靠性。同时，不但适用于通常情况的跨复位域逻辑，该方法也适合于对处于不同复位域的IP核进行复位操作的场景，对于处于不同电源域或不同电压域的数据单元均适合。不需要在接收数据的复位域增加电路模块、单元及装置，也无需额外控制复位信号的操作，简洁高效且适用广泛。
图3为本公开实施例提供的一种集成电路的结构示意图。如图3所示，该集成电路包括：第一数据单元、复位钳位单元和第二数据单元。
其中，第一数据单元与第二数据单元属于不同复位域。
复位钳位单元，用于接收接收对象为第一数据单元的复位信号，根据复位信号生成同步复位信号，再经过至少一个预设周期后将同步复位信号输出至第一数据单元，其中，该复位信号用于对第一数据单元进行复位，同步复位信号相较于复位信号延迟了N个预设周期，N大于或等于2；接收第一数据单元输出的第一数据信号，根据同步复位信号和第一数据信号生成第二数据信号，并输出至第二数据单元，其中，第一数据信号的接收对象为第二数据单元。
需要说明的是，一个集成电路中可包括多个单元，其中任意两个处于不同复位域且需要进行数据信号传递的单元都可以是本公开中的第一数据单元和第二数据单元，另外，针对系统级芯片中集成的各IP核，其也可作为本公开中的数据单元，上述实施例仅为本公开中为方便描述而提供的一种可选实现方式，其不会对本公开的技术方案，以及技术方案中的第一数据单元和第二数据单元产生限制。
图4为本公开实施例提供的另一种集成电路的结构示意图。如图4所示，该结构为基于图3所示结构的一种具体化可选实施方案，具体地，在图3所示的基础上，该复位钳位单元包括：复位信号同步器和钳位作用器。
其中，复位信号同步器，用于接收复位信号，根据复位信号生成同步复位信号；将同步复位信号输出至钳位作用器，以及将同步复位信号经打拍器输出至第一数据单元。
在一些实施例中，复位信号同步器为N级寄存同步器；每个预定周期为一个同步时钟信号的周期；复位信号同步器，用于将复位信号的起始时刻延迟至同步时钟信号N个周期后的预设触发沿处，以生成同步复位信号；以及，将同步复位信号经打拍器延迟一个同步时钟信号周期后，输出至第一数据单元。
钳位作用器，用于接收同步复位信号和第一数据信号，根据同步复位信号和第一数据信号生成第二数据信号，并输出至第二数据单元。
在一些实施例中，钳位作用器，用于将同步复位信号和第一数据信号输入至自身的钳位门电路中，以生成第二数据信号。
在一些实施例中，复位钳位单元还包括上述的打拍器，或者，上述的打拍器置于复位信号同步器中。
下面对本公开提供的集成电路复位的方法结合实际应用进行详细描述。
图5为本公开实施例提供的再一种集成电路的结构示意图。如图5所示，该集成电路包括：第一数据单元、复位钳位单元和第二数据单元。其中，第一数据单元包括三个寄存器以及一定量的组合逻辑(图中未示出)；复位钳位单元包括：复位信号同步器、打拍器和钳位作用器，复位信号同步器由D触发器组成，级数N＝2，输入位宽为1bit，打拍器即打拍寄存器由一个D触发器实现，钳位作用器中的钳位门电路采用与逻辑门；第二数据单元与第一数据单元属于不同的复位域，其包括多个寄存器。图5中每个矩形方块(D触发器)为一个寄存器，其中的CLK表示同步时钟信号(CLK1)的入口，D表示数据信号输入端，Q表示数据信号输出端。
图6为对图5所示集成电路中的第一数据单元进行复位时的信号时序图。如图5和图6所示，在复位钳位单元中，复位信号同步器响应于接收对象为第一数据单元的第一复位信号(RST_A)，将复位信号的起始时刻延迟至同步时钟信号两个周期后的上升沿处，以生成同步复位信号(RST_A_0)，并将同步复位信号输出至打拍器和钳位作用器，其中，可以看出，复位信号与同步时钟信号处于不同的时钟域，复位信号在同步时钟信号第一个周期内某个时刻中由高变低，复位信号低有效，同步复位信号为复位信号经两级同步后，在同步时钟信号第三个周期，经上升沿触发而输出的；打拍器将同步复位信号延迟一个同步时钟信号周期后，生成第二复位信号(RST_A_1)，并输出至第一数据单元，其中，第二复位信号经打拍器针对同步复位信号打拍，在同步时钟信号第四个周期输出。
对于第一数据单元，接收第二复位信号并进行复位，与此同时，单bit的初始数据信号(DATA0)经三个寄存器以及一定量的组合逻辑输出第一数据信号(DATA1)，其中，由于在同步时钟信号第四个周期中，各寄存器的复位是异步的，第一数据信号存在亚稳态(X态)；第一数据单元将第一数据信号输出至钳位作用器，钳位作用器其接收到的同步复位信号和第一数据信号输入至钳位门电路中，以生成第二数据信号(DATA2)，并输出至第二数据单元，其中，第一数据信号与在同步时钟信号第三个周期就拉低的同步复位信号经与逻辑门处理，输出的第二数据信号已不存在亚稳态。
本领域普通技术人员可以理解，上文中所公开方法中的全部或某些步骤、装置中的功能模块/单元可以被实施为软件、固件、硬件及其适当的组合。在硬件实施方式中，在以上描述中提及的功能模块/单元之间的划分不一定对应于物理组件的划分；例如，一个物理组件可以具有多个功能，或者一个功能或步骤可以由若干物理组件合作执行。某些物理组件或所有物理组件可以被实施为由处理器，如中央处理器、数字信号处理器或微处理器执行的软件，或者被实施为硬件，或者被实施为集成电路，如专用集成电路。这样的软件可以分布在计算机可读介质上，计算机可读介质可以包括计算机存储介质(或非暂时性介质)和通信介质(或暂时性介质)。如本领域普通技术人员公知的，术语计算机存储介质包括在用于存储信息(诸如计算机可读指令、数据结构、程序模块或其他数据)的任何方法或技术中实施的易失性和非易失性、可移除和不可移除介质。计算机存储介质包括但不限于RAM、ROM、EEPROM、闪存或其他存储器技术、CD-ROM、数字多功能盘(DVD)或其他光盘存储、磁盒、磁带、磁盘存储或其他磁存储装置、或者可以用于存储期望的信息并且可以被计算机访问的任何其他的介质。此外，本领域普通技术人员公知的是，通信介质通常包含计算机可读指令、数据结构、程序模块或者诸如载波或其他传输机制之类的调制数据信号中的其他数据，并且可包括任何信息递送介质。
本文已经公开了示例实施例，并且虽然采用了具体术语，但它们仅用于并仅应当被解释为一般说明性含义，并且不用于限制的目的。在一些实例中，对本领域技术人员显而易见的是，除非另外明确指出，否则可单独使用与特定实施例相结合描述的特征、特性和/或元素，或可与其他实施例相结合描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离由所附的权利要求阐明的本公开的范围的情况下，可进行各种形式和细节上的改变。

Claims (10)

1.一种集成电路复位的方法，其中，包括：
响应于接收对象为第一数据单元的复位信号，根据所述复位信号生成同步复位信号，再经过至少一个预设周期后将所述同步复位信号输出至所述第一数据单元，其中，所述复位信号用于对所述第一数据单元进行复位，所述同步复位信号相较于所述复位信号延迟了N个所述预设周期，N大于或等于2；
响应于所述第一数据单元输出的第一数据信号，根据所述同步复位信号和所述第一数据信号生成第二数据信号，并输出至第二数据单元，其中，所述第一数据信号的接收对象为第二数据单元，所述第一数据单元和所述第二数据单元属于不同复位域。
2.根据权利要求1所述的方法，其中，所述响应于接收对象为第一数据单元的复位信号，根据所述复位信号生成同步复位信号，再经过至少一个预设周期后将所述同步复位信号输出至所述第一数据单元的步骤，包括：
响应于输入至复位信号同步器的所述复位信号，根据所述复位信号生成所述同步复位信号；将所述同步复位信号输出至钳位作用器，以及将所述同步复位信号经打拍器输出至所述第一数据单元；
所述响应于所述第一数据单元输出的第一数据信号，根据所述同步复位信号和所述第一数据信号生成第二数据信号，并输出至第二数据单元的步骤，包括：
响应于输入至所述钳位作用器的所述同步复位信号和所述第一数据信号，根据所述同步复位信号和所述第一数据信号生成所述第二数据信号。
3.根据权利要求2所述的方法，其中，所述复位信号同步器为N级寄存同步器；每个所述预定周期为一个同步时钟信号的周期；
所述根据所述复位信号生成所述同步复位信号的步骤，包括：
将所述复位信号的起始时刻延迟至同步时钟信号的N个周期后的预设触发沿处，以生成所述同步复位信号。
4.根据权利要求2所述的方法，其中，所述将所述同步复位信号经打拍器输出至所述第一数据单元的步骤，包括：
将所述同步复位信号经打拍器延迟一个同步时钟信号的周期后，输出至所述第一数据单元。
5.根据权利要求2所述的方法，其中，所述根据所述同步复位信号和所述第一数据信号生成所述第二数据信号的步骤，包括：
将所述同步复位信号和所述第一数据信号输入至所述钳位作用器中的钳位门电路中，以生成所述第二数据信号。
6.一种集成电路，其中，包括：
第一数据单元；
与所述第一数据单元属于不同复位域的第二数据单元；
复位钳位单元，用于接收接收对象为所述第一数据单元的复位信号，根据所述复位信号生成同步复位信号，再经过至少一个预设周期后将所述同步复位信号输出至所述第一数据单元，其中，所述复位信号用于对所述第一数据单元进行复位，所述同步复位信号相较于所述复位信号延迟了N个所述预设周期，N大于或等于2；接收所述第一数据单元输出的第一数据信号，根据所述同步复位信号和所述第一数据信号生成第二数据信号，并输出至所述第二数据单元，其中，所述第一数据信号的接收对象为第二数据单元。
7.根据权利要求6所述的集成电路，其中，所述复位钳位单元包括：复位信号同步器和钳位作用器；
所述复位信号同步器，用于接收所述复位信号，根据所述复位信号生成所述同步复位信号，将所述同步复位信号输出至所述钳位作用器，以及将所述同步复位信号经打拍器输出至所述第一数据单元；
所述钳位作用器，用于接收所述同步复位信号和所述第一数据信号，根据所述同步复位信号和所述第一数据信号生成所述第二数据信号，并输出至所述第二数据单元。
8.根据权利要求7所述的集成电路，其中，所述复位信号同步器为N级寄存同步器；每个所述预定周期为一个同步时钟信号的周期；
所述复位信号同步器，用于将所述复位信号的起始时刻延迟至同步时钟信号的N个周期后的预设触发沿处，以生成所述同步复位信号。
9.根据权利要求7所述的集成电路，其中，
所述复位信号同步器，用于将所述同步复位信号经打拍器延迟一个同步时钟信号的周期后，输出至所述第一数据单元。
10.根据权利要求7所述的集成电路，其中，
所述钳位作用器，用于将所述同步复位信号和所述第一数据信号输入至自身的钳位门电路中，以生成所述第二数据信号。
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