JP2023538648A - 集積回路のリセット方法及び集積回路 - Google Patents

Abstract

本願は、集積回路のリセット方法であって、受信対象が第１のデータユニットであるリセット信号に応答して、リセット信号から同期リセット信号を生成し、少なくとも１つの予め設定された周期の経過後に同期リセット信号を第１のデータユニットに出力するステップと、第１のデータユニットによって出力された第１のデータ信号に応答して、同期リセット信号及び第１のデータ信号から第２のデータ信号を生成し、第２のデータユニットに出力するステップと、を含む、集積回路のリセット方法を提供する。本願は、集積回路をさらに提供する。【選択図】図１

Description

(関連出願の相互参照)
本願は、２０２０年８月２１日にて中国特許庁に出願された特許出願である第２０２０１０８４８５６９.９号に基づく優先権を主張し、その内容の全ては参照により本願に組み込まれる。

本開示は、半導体集積回路の分野に関するが、これに限られない。

プロセスの進化及び技術の蓄積に伴い、集積回路(Integrated Circuit、略称:ＩＣ)は、ますます複雑化する機能を１つのチップに統合することができるように設計される。一般的に、システムオンチップ(System on Chip、略称:ＳｏＣ)に統合された異なるＩＰコア(Intellectual Property Core)によってチップの異なる機能を実現するが、１つのチップに通常複数のリセットドメインが含まれることにもつながる。

第一の側面では、本開示は、受信対象が第１のデータユニットであるリセット信号に応答して、前記リセット信号から同期リセット信号を生成し、少なくとも１つの予め設定された周期の経過後に前記同期リセット信号を前記第１のデータユニットに出力するステップであって、前記リセット信号は、前記第１のデータユニットをリセットするためのものであり、前記同期リセット信号は、前記リセット信号よりもＮ個(Ｎは２以上)の前記予め設定された周期だけ遅れるものであるステップと、前記第１のデータユニットによって出力された第１のデータ信号に応答して、前記同期リセット信号及び前記第１のデータ信号から第２のデータ信号を生成し、第２のデータユニットに出力するステップであって、前記第１のデータ信号は受信対象が第２のデータユニットであり、前記第１のデータユニットと前記第２のデータユニットとは異なるリセットドメインに属するステップと、を含む、集積回路のリセット方法を提供する。

第２の側面では、本開示は、第１のデータユニットと、前記第１のデータユニットとは異なるリセットドメインに属する第２のデータユニットと、受信対象が前記第１のデータユニットであるリセット信号を受信し、前記リセット信号から同期リセット信号を生成し、少なくとも１つの予め設定された周期の経過後に前記同期リセット信号を前記第１のデータユニットに出力するように構成されるリセットクランプユニットであって、前記リセット信号は、前記第１のデータユニットをリセットするためのものであり、前記同期リセット信号は、前記リセット信号よりもＮ個(Ｎは２以上)の前記予め設定された周期だけ遅れるものであり、さらに、前記第１のデータユニットによって出力された、受信対象が第２のデータユニットである第１のデータ信号を受信し、前記同期リセット信号及び前記第１のデータ信号から第２のデータ信号を生成し、前記第２のデータユニットに出力するように構成されるリセットクランプユニットと、を備える集積回路をさらに提供する。

本開示による集積回路のリセット方法のフローチャートである。 本開示による別の集積回路のリセット方法のフローチャートである。 本開示による集積回路の構造模式図である、 本開示による別の集積回路の構造模式図である、 本開示によるさらに別の集積回路の構造模式図である、 図５に示す集積回路における第１のデータユニットをリセットする際の信号タイミングチャートである。

以下、当業者が本開示の技術案をよりよく理解するように、本開示による集積回路のリセット方法及び集積回路について、図面を参照しながら詳細に説明する。

以下、例示的な実施例を、図面を参照してより十分に説明するが、かかる例示的な実施例は、異なる形態で具現化されてもよく、本文に記載された実施例に限定されるものとして解釈されるべきではない。むしろ、これらの実施例は、本開示を徹底的かつ完全にすることを目的で提供されており、当業者が本開示の範囲を十分に理解するようにする。

本文で使用される用語は、単に特定の実施例を説明するために用いられ、本開示を限定することを意図しない。本文で使用されるように、単数形の「１つ」及び「この」は、文脈で明確に別段の指示がない限り、複数形も含むことを意図する。本明細書において「含む」及び/又は「からなる」という用語が使用される場合、かかる特徴、全体、ステップ、操作、要素、及び/又は構成要素が存在することを示すが、１つ又は複数の他の特徴、全体、ステップ、操作、要素、構成要素、及び/又はそれらのグループの存在又は追加を排除するものではないことも理解されるであろう。

本文では、第１、第２などの用語を用いて様々な要素を説明することができるが、これらの要素は、これらの用語に限定されるべきではないことが理解されるであろう。これらの用語は、単にある要素と別の要素とを区別するために用いられる。したがって、本開示の教示から逸脱することなく、以下で検討される第１の要素、第１の構成要素、又は第１のモジュールは、第２の要素、第２の構成要素、又は第２のモジュールと称されることができる。

別段の限定がない限り、本文で使用されるすべての用語(技術用語及び科学用語を含む)は、当業者が一般的に理解するものと同じ意味を有する。一般的な辞書で限定されているような用語は、関連する技術及び本開示の背景におけるそれと一致する意味を有するものとして解釈されるべきであり、本文で明示的にそのように限定した場合を除き、理想的又は過度の形式的な意味を有するものとして解釈されないことが理解されるであろう。

プロセスの進化及び技術の蓄積に伴い、集積回路(Integrated Circuit、略称:ＩＣ)は、ますます複雑化する機能を１つのチップに統合することができるように設計されている。一般的に、システムオンチップ(System on Chip、略称:ＳｏＣ)に統合された異なるＩＰコア(Intellectual Property Core)によってチップの異なる機能を実現するが、１つのチップに通常複数のリセットドメインが含まれることにもつながる。

ここで、リセットとは、回路における、状態を保持するタイミングデバイスを初期化することで、回路、ＩＰコアないしチップの状態の初期化を実現することをいう。

チップは、チップ回路全体のリセット信号を正しく初期化して、電源投入時に内部の各部のロジックを初期化できることを確保する必要があり、これにより、回路が安定して動作できる定常状態に入る。

チップのグローバルリセットに加えて、異なるＩＰコアも単独のリセット機能を備える必要があり、一般的に、同期リセット又は非同期リセットによって実現される。一方、非同期リセットは、リセット解除時点とクロックの有効エッジとの間隔が短いため、リセット回復時間が不十分で、出力信号のメタステーブル状態につながる可能性がある。現段階では、リセット解除時にメタステーブル状態が発生する確率を下げるために、非同期リセット・同期解除方式が採用されることが多い。

しかし、異なるリセットドメインに属し、かつデータ信号のやり取りがある２つのロジックモジュールは、一方のロジックモジュールのリセットが有効になると、それにより出力されたデータがメタステーブル状態になる場合があり、メタステーブル状態が伝播される可能性がある。このようなメタステーブル状態の伝播は、解消困難な安全上の問題があり、チップのサブモジュールの正常な動作に有害になる。

本開示による集積回路のリセット方法及び集積回路は、リセット信号に対して同期処理を行ってから対応するデータユニットに入力し、同期されたリセット信号を、このデータユニットによって出力されたデータ信号にクランプすることにより、メタステーブル状態のないデータ信号を出力することができ、チップのローカルリセット処理時にリセットドメインをまたがったリセット操作によるメタステーブル状態の伝搬リスクを効果的に低減し、異なるリセットドメインでのリセット操作の信頼性を向上させる。

図１は、本開示による集積回路のリセット方法のフローチャートである。図１に示すように、この方法は、ステップＳ１及びＳ２を含むことができる。

ステップＳ１では、受信対象が第１のデータユニットであるリセット信号に応答して、リセット信号から同期リセット信号を生成し、少なくとも１つの予め設定された周期の経過後に同期リセット信号を第１のデータユニットに出力する。

ここで、このリセット信号は、第１のデータユニットをリセットするためのものであり、受信対象とは、信号の送信元によって最初に指定された最終の送信先である。同期リセット信号は、リセット信号よりもＮ個(Ｎは２以上)の予め設定された周期だけ遅れるものである。すなわち、リセット信号に対して２以上の複数段の同期を行って、同期リセット信号を生成し、この同期リセット信号に基づいて第１のデータユニットのリセットを行う。

ここで、第１のデータユニットは、チップにおける、一定の機能を実現するための任意の１つの相対的に独立したロジックユニットであってもよい。

具体的には、平均故障間隔(Mean Time Between Failure、略称:ＭＴＢＦ)の計算式によれば、以下のようになる。

ここで、
は、メタステーブル状態が持続可能な最長時間であり、
と
は、プロセスに関する電気的特性の定数であり、
は、入力信号の周波数であり、
は、同期の機能を果たすクロックであり、すなわち、同期クロック信号の周波数である。

一般的には、この同期クロック信号は、データクロックに同期する。以上から、平均故障間隔は、同期クロック信号の周波数に関連することが分かり、実際の応用において、使用される同期クロック信号の周波数が低周波数の場合、２段の同期を行えば、ここでの平均故障間隔が１００年の長い期間になることを保証することができる。

ステップＳ２では、第１のデータユニットによって出力された第１のデータ信号に応答して、同期リセット信号及び第１のデータ信号から第２のデータ信号を生成し、第２のデータユニットに出力する。

ここで、第１のデータ信号の受信対象は、第２のデータユニットであり、第１のデータ信号は、第１のデータユニットによって生成又は転送された具体的なデータの信号である。第１のデータユニットと同様に、第２のデータユニットは、チップにおける、第１のデータユニットとの間でデータをやり取りする任意の１つのロジックユニットであってもよく、第１のデータユニットと第２のデータユニットとは異なるリセットドメインに属し、且つローカルリセットにするため、その対応するリセット信号は、第１のデータユニットとは異なる。

いくつかの実施形態では、第１のデータユニットと第２のデータユニットとは、また、異なる電源ドメイン又は電圧ドメインに属する。

ここで、同期リセット信号を、さらに１つの予め設定された周期だけ遅らせた後に第１のデータユニットに出力し、同期リセット信号に基づいて第１のデータユニットがリセットされる間、第１のデータ信号の出力が同時に行われている可能性がある。いくつかの実施形態では、同期リセット信号及び第１のデータ信号から第２のデータ信号を生成するステップにおいて、第１のデータユニットによって出力された第１のデータ信号は、同期リセット信号でクランプされ、同期リセット信号が有効で、第１のデータユニットのリセットに成功すれば、第２のデータユニットに伝達された第２のデータ信号は、ゼロに固定される。

一方、同期リセット信号が無効で、リセット処理が行われていなければ、正常なデータ信号が伝達される。あるいは、同期リセット信号に基づいて第１のデータ信号を遅らせ又はゼロ詰めして、第２のデータ信号を生成する。あるいは、同期リセット信号に基づいて、第１のデータ信号のうち、メタステーブル状態となり得る部分に対してフィルタ処理等を行う。

したがって、本開示による集積回路のリセット方法によれば、第１のデータユニットのリセット処理時の対応する出力信号をゼロ状態にすることにより、集積回路のローカルリセット時にメタステーブル状態がリセットドメインをまたがって伝搬することを解消する目的を達成する。

図２は、本開示による別の集積回路のリセット方法のフローチャートである。図２に示すように、この方法は、図１に示す方法に基づく一実施形態である。例示的には、ステップＳ１は、ステップＳ１０１と、ステップＳ１０２とを含み、ステップＳ２は、ステップＳ２０１を含む。以下、ステップＳ１０１、ステップＳ１０２、及びステップＳ２０１について詳細に説明する。

ステップＳ１０１では、リセット信号同期部に入力されたリセット信号に応答して、リセット信号から同期リセット信号を生成する。

いくつかの実施形態では、リセット信号同期部は、Ｎ段のレジスタシンクロナイザである。各予め設定された周期は、同期クロック信号の１周期である。ステップＳ１０１において、リセット信号から同期リセット信号を生成するステップは、リセット信号の開始タイミングを、同期クロック信号のＮ周期後の予め設定されたトリガエッジまで遅らせて、同期リセット信号を生成するステップを含む。

ステップＳ１０２では、同期リセット信号をクランプアクチュエータに出力するとともに、遅延部を介して、同期リセット信号を第１のデータユニットに出力する。

いくつかの実施形態では、ステップＳ１０２において、遅延部を介して、同期リセット信号を第１のデータユニットに出力するステップは、遅延部を介して、同期リセット信号を同期クロック信号の１周期だけ遅らせた後、第１のデータユニットに出力するステップを含む。

ステップＳ２０１では、クランプアクチュエータに入力された同期リセット信号及び第１のデータ信号に応答して、同期リセット信号及び第１のデータ信号から第２のデータ信号を生成する。

いくつかの実施形態では、ステップＳ２０１において、同期リセット信号及び第１のデータ信号から第２のデータ信号を生成するステップは、同期リセット信号及び第１のデータ信号をクランプアクチュエータにおけるクランプゲート回路に入力して、第２のデータ信号を生成するステップを含む。ここで、単一ビット(ｂｉｔ)信号に適用する場合、このクランプゲート回路はＡＮＤゲートである。

ここで、リセット信号がアクティブローである場合を例として、クランプアクチュエータの機能は、リセット信号がローのとき、第２のデータ信号が第２のデータユニットに送られる際にメタステーブル状態にならず、ローレベルに保持されることを保証することにより、リセット信号のクランプを実現することである。リセット信号がハイである場合、すなわち、第１のデータユニットがリセットされていない場合、第１のデータユニットによって出力された第１のデータ信号は、元のレベルのままで第２のデータユニットに入力され、元のデータパスには影響を与えない。

なお、ＡＮＤゲートをクランプゲート回路とすることは、本開示の１つの選択可能な実施形態にすぎず、本開示の技術案を限定しておらず、クランプアクチュエータは、ＡＮＤゲートに限定されるものではない。

本開示は、集積回路のリセット方法を提供し、この方法は、リセット信号に対して同期処理を行ってから対応するデータユニットに入力し、同期されたリセット信号を、このデータユニットによって出力されたデータ信号にクランプすることにより、このデータユニットのリセット時に、最終的に出力されたデータ信号にメタステーブル状態が存在ないことを保証することができ、チップのローカルリセット処理時にリセットドメインをまたがったリセット操作によるメタステーブル状態の伝搬リスクを効果的に低減し、異なるリセットドメインでのリセット操作の信頼性を向上させる。

また、この方法は、一般的なクロスリセットドメインロジックに適用するだけでなく、異なるリセットドメインにあるＩＰコアに対してリセット操作を行う場面にも適し、異なる電源ドメイン又は異なる電圧ドメインにあるデータユニットにも適する。データを受信するリセットドメインに回路モジュール、ユニット及び装置を追加する必要がなく、リセット信号を制御するための追加操作も不要であり、シンプルで高効率であり、広く適用可能である。

図３は、本開示による集積回路の構造模式図である。図３に示すように、この集積回路１は、第１のデータユニット１０と、リセットクランプユニット２０と、第２のデータユニット３０とを備える。

ここで、第１のデータユニット１０と第２のデータユニット２０とは異なるリセットドメインに属する。

リセットクランプユニット２０は、受信対象が第１のデータユニット１０であるリセット信号を受信し、リセット信号から同期リセット信号を生成し、少なくとも１つの予め設定された周期の経過後に同期リセット信号を第１のデータユニット１０に出力するように構成される。ここで、このリセット信号は、第１のデータユニット１０をリセットするためのものであり、同期リセット信号は、リセット信号よりもＮ個(Ｎは２以上)の予め設定された周期だけ遅れるものである。

さらに、リセットクランプユニット２０は、第１のデータユニット１０によって出力された第１のデータ信号を受信し、同期リセット信号及び第１のデータ信号から第２のデータ信号を生成し、第２のデータユニット３０に出力するように構成される。ここで、第１のデータ信号の受信対象は、第２のデータユニット３０である。

なお、１つの集積回路は、複数のユニットを含むことができ、異なるリセットドメインにあり、かつデータ信号の伝達を必要とする任意の２つのユニットは、本開示における第１のデータユニット及び第２のデータユニットとされることができる。

また、システムオンチップに統合された各ＩＰコアは、本開示におけるデータユニットとしても機能することができ、上述した実施形態は、単に本開示における説明を容易にするために提供された選択可能な実施形態の１つであり、本開示の技術案、及び技術案における第１のデータユニット及び第２のデータユニットを限定するものではない。

図４は、本開示による別の集積回路の構造模式図である。図４に示すように、この構造は、図３に示す構造に基づく一実施形態であり、例示的には、図３に示すものに加えて、このリセットクランプユニット２０は、リセット信号同期部２１と、クランプアクチュエータ２２とを含む。

ここで、リセット信号同期部２１は、リセット信号を受信し、リセット信号から同期リセット信号を生成し、同期リセット信号をクランプアクチュエータ２２に出力するとともに、遅延部を介して、同期リセット信号を第１のデータユニットに出力するように構成される。

いくつかの実施形態では、リセット信号同期部２１は、Ｎ段のレジスタシンクロナイザである。各予め設定された周期は、同期クロック信号の１周期である。リセット信号同期部２１は、リセット信号の開始タイミングを、同期クロック信号のＮ周期後の予め設定されたトリガエッジまで遅らせて、同期リセット信号を生成し、さらに、遅延部を介して、同期リセット信号を同期クロック信号の１周期だけ遅らせた後、第１のデータユニット１０に出力するように構成される。

クランプアクチュエータ２２は、同期リセット信号及び第１のデータ信号を受信し、同期リセット信号及び第１のデータ信号から第２のデータ信号を生成し、第２のデータユニット３０に出力するように構成される。

いくつかの実施形態では、クランプアクチュエータ２２は、そのクランプゲート回路に同期リセット信号及び第１のデータ信号を入力して、第２のデータ信号を生成するように構成される。

いくつかの実施形態では、リセットクランプユニット２０は、上記遅延部をさらに含むか、又は、上記遅延部は、リセット信号同期部に配置される。

以下、本開示による集積回路のリセット方法について、実際の応用を結合しつつ詳細に説明する。

図５は、本開示によるさらに別の集積回路の構造模式図である。図５に示すように、この集積回路は、第１のデータユニット１０と、リセットクランプユニットと、第２のデータユニット３０とを備える。第１のデータユニット１０は、３つのレジスタと、一定量の組み合わせロジック(図示せず)とを含む。

リセットクランプユニットは、リセット信号同期部２１と、遅延部２３と、クランプアクチュエータ２２と、を含み、リセット信号同期部２１は、段数Ｎ＝２で、入力ビット幅が１ｂｉｔであるＤフリップフロップで構成される。遅延部２３は、１つのＤフリップフロップにより実現される遅延レジスタである。クランプアクチュエータ２２におけるクランプゲート回路は、ＡＮＤゲートにする。第２のデータユニット３０は、第１のデータユニット１０とは異なるリセットドメインに属し、複数のレジスタを含む。

図５における各矩形ブロック(Ｄフリップフロップ)は１つのレジスタであり、ＣＬＫは同期クロック信号(ＣＬＫ１)の入口を示し、Ｄはデータ信号の入力端を示し、Ｑはデータ信号の出力端を示し。

図６は、図５に示す集積回路における第１のデータユニット１０をリセットする際の信号タイミングチャートである。図５及び図６に示すように、リセットクランプユニットにおいて、リセット信号同期部２１は、受信対象が第１のデータユニット１０である第１のリセット信号(ＲＳＴ_Ａ)に応答して、第１のリセット信号の開始タイミングを、同期クロック信号の２周期後の立ち上がりまで遅らせて、同期リセット信号(ＲＳＴ_Ａ_０)を生成し、遅延部２３及びクランプアクチュエータ２２に出力する。

これから分かるように、第１のリセット信号と同期クロック信号とは異なるクロックドメインにあり、第１のリセット信号は、同期クロック信号の１周期目内のある時点でハイからローに変化し、第１のリセット信号は、アクティブローであり、同期リセット信号は、第１のリセット信号が２段同期された後、同期クロック信号の３周期目において、立ち上がりのトリガによって出力されたものである。

遅延部２３は、同期リセット信号を同期クロック信号の１周期だけ遅らせた後、第２のリセット信号(ＲＳＴ_Ａ_１)を生成し、第１のデータユニット１０に出力する。

ここで、第２のリセット信号は、同期リセット信号を遅延部２３により遅延させ、同期クロック信号の４周期目に出力されたものである。

第１のデータユニット１０は、第２のリセット信号を受信してリセットし、同時に、単一ｂｉｔの初期データ信号(ＤＡＴＡ０)が、３つのレジスタ及び一定量の組み合わせロジックを介して第１のデータ信号(ＤＡＴＡ１)を出力する。ここで、同期クロック信号の４周期目において、各レジスタのリセットは非同期であるため、第１のデータ信号はメタステーブル状態(Ｘ状態)となる。

第１のデータユニット１０は、第１のデータ信号をクランプアクチュエータ２２に出力する。クランプアクチュエータ２２は、受信した同期リセット信号及び第１のデータ信号をクランプゲート回路に入力して、第２のデータ信号(ＤＡＴＡ２)を生成し、第２のデータユニット３０に出力する。ここで、第１のデータ信号と、同期クロック信号の３周期目にプルダウンされた同期リセット信号とがＡＮＤゲートにより処理されたため、出力された第２のデータ信号にはメタステーブル状態がなくなる。

当業者であれば、前文で開示された方法における全部又は一部のステップ、システムの機能モジュール/ユニットは、ソフトウェア、ファームウェア、ハードウェア、及びそれらの適宜な組み合わせとして実施されてもよいことが理解できるであろう。ハードウェアの実施形態では、以上の説明で言及された機能モジュール/ユニット間の区分は、必ずしも物理コンポーネントの区分に対応するものではない。

例えば、1つの物理コンポーネントが複数の機能を有してもよく、あるいは、1つの機能又はステップが複数の物理コンポーネントが協働して実行してもよい。

物理コンポーネントの一部又はすべては、中央処理装置、デジタル信号処理装置、又はマイクロプロセッサなどのプロセッサによって実行されるソフトウェアとして実施されるか、又はハードウェアとして実施されるか、又は特定用途向け集積回路などの集積回路として実施されることができる。

このようなソフトウェアは、コンピュータ記憶媒体(又は非一時的な媒体)及び通信媒体(又は一時的な媒体)を含み得るコンピュータ読み取り可能な媒体に配布されることができる。当業者に知られているように、用語「コンピュータ記憶媒体」は、情報(コンピュータ読み取り可能な命令、データ構造、プログラムモジュール、又は他のデータなど)を記憶するように構成される任意の方法又は技術で実施される、揮発性及び不揮発性の、取り外し可能及び取り外し不可能な媒体を含む。

コンピュータ記憶媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ又は他のメモリ技術、ＣＤ－ＲＯＭ、デジタル多用途ディスク(ＤＶＤ)又は他の光ディスク記憶装置、磁気カートリッジ、磁気テープ、磁気ディスク記憶装置又は他の磁気記憶装置、又は所望の情報を記憶するように構成されることができ、コンピュータによってアクセスされることができる他の任意の媒体を含むが、これらに限られない。

また、当業者に知られているように、通信媒体は、通常、コンピュータ読み取り可能な命令、データ構造、プログラムモジュール、又は搬送波や他の送信機構のような変調データ信号中の他のデータを含み、また、任意の情報配信媒体を含み得る。

本文には、例示的な実施例が開示されており、具体的な用語が使用されているが、それらは一般的な説明の意味でのみ使用されており、そのように解釈されるべきであり、限定するために使用されてはいない。

いくつかの例では、明確に別段の指示がない限り、特定の実施形態に関連して説明された特徴、特性、及び/又は要素は、単独で使用されてもよく、又は、他の実施形態に関連して説明された特徴、特性、及び/又は要素と組み合わせて使用されてもよいことは、当業者には明らかであろう。したがって、添付の特許請求の範囲に記載された本開示の範囲から逸脱することなく、形態及び詳細に様々な変更が可能であることは、当業者であれば理解されるであろう。

ここで、第１のデータユニット１０と第２のデータユニット３０とは異なるリセットドメインに属する。

Claims (10)

1. 受信対象が第１のデータユニットであるリセット信号に応答して、前記リセット信号から同期リセット信号を生成し、少なくとも１つの予め設定された周期の経過後に前記同期リセット信号を前記第１のデータユニットに出力するステップであって、前記リセット信号は、前記第１のデータユニットをリセットするためのものであり、前記同期リセット信号は、前記リセット信号よりもＮ個(Ｎは２以上)の前記予め設定された周期だけ遅れるものであるステップと、
   前記第１のデータユニットによって出力された第１のデータ信号に応答して、前記同期リセット信号及び前記第１のデータ信号から第２のデータ信号を生成し、第２のデータユニットに出力するステップであって、前記第１のデータ信号は受信対象が第２のデータユニットであり、前記第１のデータユニットと前記第２のデータユニットとは異なるリセットドメインに属するステップと、を含む、
   集積回路のリセット方法。
2. 受信対象が第１のデータユニットであるリセット信号に応答して、前記リセット信号から同期リセット信号を生成し、少なくとも１つの予め設定された周期の経過後に前記同期リセット信号を前記第１のデータユニットに出力する前記ステップは、
   リセット信号同期部に入力された前記リセット信号に応答して、前記リセット信号から前記同期リセット信号を生成するステップと、
   前記同期リセット信号をクランプアクチュエータに出力するとともに、遅延部を介して、前記同期リセット信号を前記第１のデータユニットに出力するステップと、を含み、
   前記第１のデータユニットによって出力された第１のデータ信号に応答して、前記同期リセット信号及び前記第１のデータ信号から第２のデータ信号を生成し、第２のデータユニットに出力する前記ステップは、
   前記クランプアクチュエータに入力された前記同期リセット信号及び前記第１のデータ信号に応答して、前記同期リセット信号及び前記第１のデータ信号から前記第２のデータ信号を生成するステップと、を含む、
   請求項１に記載の集積回路のリセット方法。
3. 前記リセット信号同期部は、Ｎ段のレジスタシンクロナイザであり、各前記予め設定された周期は、同期クロック信号の１周期であり、
   前記リセット信号から前記同期リセット信号を生成する前記ステップは、
   前記リセット信号の開始タイミングを、同期クロック信号のＮ周期後の予め設定されたトリガエッジまで遅らせて、前記同期リセット信号を生成するステップを含む、
   請求項２に記載の集積回路のリセット方法。
4. 遅延部を介して、前記同期リセット信号を前記第１のデータユニットに出力する前記ステップは、
   遅延部を介して、前記同期リセット信号を同期クロック信号の１周期だけ遅らせた後、前記第１のデータユニットに出力するステップを含む、
   請求項２に記載の集積回路のリセット方法。
5. 前記同期リセット信号及び前記第１のデータ信号から前記第２のデータ信号を生成する前記ステップは、
   前記同期リセット信号及び前記第１のデータ信号を、前記クランプアクチュエータにおけるクランプゲート回路に入力して、前記第２のデータ信号を生成するステップを含む、
   請求項２に記載の集積回路のリセット方法。
6. 第１のデータユニットと、
   前記第１のデータユニットとは異なるリセットドメインに属する第２のデータユニットと、
   受信対象が前記第１のデータユニットであるリセット信号を受信し、前記リセット信号から同期リセット信号を生成し、少なくとも１つの予め設定された周期の経過後に前記同期リセット信号を前記第１のデータユニットに出力するように構成されるリセットクランプユニットであって、前記リセット信号は、前記第１のデータユニットをリセットするためのものであり、前記同期リセット信号は、前記リセット信号よりもＮ個(Ｎは２以上)の前記予め設定された周期だけ遅れるものであり、さらに、前記第１のデータユニットによって出力された、受信対象が第２のデータユニットである第１のデータ信号を受信し、前記同期リセット信号及び前記第１のデータ信号から第２のデータ信号を生成し、前記第２のデータユニットに出力するように構成されるリセットクランプユニットと、を備える、
   集積回路。
7. 前記リセットクランプユニットは、リセット信号同期部と、クランプアクチュエータと、を含み、
   前記リセット信号同期部は、前記リセット信号を受信し、前記リセット信号から前記同期リセット信号を生成し、前記クランプアクチュエータに出力するとともに、遅延部を介して、前記同期リセット信号を前記第１のデータユニットに出力するように構成され、
   前記クランプアクチュエータは、前記同期リセット信号及び前記第１のデータ信号を受信し、前記同期リセット信号及び前記第１のデータ信号から前記第２のデータ信号を生成し、前記第２のデータユニットに出力するように構成される、
   請求項６に記載の集積回路。
8. 前記リセット信号同期部は、Ｎ段のレジスタシンクロナイザであり、各前記予め設定された周期は、同期クロック信号の１周期であり、
   前記リセット信号同期部は、前記リセット信号の開始タイミングを、前記同期クロック信号のＮ周期後の予め設定されたトリガエッジまで遅らせて、前記同期リセット信号を生成するように構成される、
   請求項７に記載の集積回路。
9. 前記リセット信号同期部は、前記同期リセット信号を、遅延部を介して同期クロック信号の１周期だけ遅らせた後、前記第１のデータユニットに出力するように構成される、
   請求項７に記載の集積回路。
10. 前記クランプアクチュエータは、そのクランプゲート回路に前記同期リセット信号及び前記第１のデータ信号を入力して、前記第２のデータ信号を生成するように構成される、
    請求項７に記載の集積回路。

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