KR101891165B1 - 리셋 신호 생성장치 - Google Patents

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Abstract

리셋 신호 생성장치는 리셋 신호 생성부 및 리셋 신호 확장부를 포함한다. 상기 리셋 신호 생성부는 리셋 입력신호에 응답하여 리셋 신호 및 인에이블 신호를 인에이블시키고, 펄스 폭 연장신호에 응답하여 상기 리셋 신호를 디스에이블시킨다. 상기 리셋 신호 확장부는 상기 인에이블 신호에 응답하여 소정 시간 동안 인에이블되는 상기 펄스 폭 연장신호를 생성한다.

Description

리셋 신호 생성장치 {RESET SIGNAL GENERATING DEVICE}
본 발명은 반도체 장치에 관한 것으로서, 더 상세하게는 리셋 신호 생성장치에 관한 것이다.
반도체 장치는 노멀 동작을 수행하기 전에 초기화 동작을 수행하여 노멀 동작을 준비한다. 초기화 동작을 수행하기 위해 반도체 장치는 외부에서 초기화 동작을 지시하는 커맨드 신호를 수신하거나 내부적으로 생성되는 신호에 따라 리셋 신호를 생성한다. 안정적인 초기화 동작을 수행하기 위해서 상기 리셋 신호가 정상적으로 생성되어야 한다.
도 1은 종래 기술에 따른 리셋 신호 생성회로(10)의 구성을 개략적으로 보여주는 도면이다. 종래의 리셋 신호 생성회로(10)는 초기화 동작을 알리는 리셋 커맨드 신호(RSTC)를 수신하고, 인버터 체인(11)을 통해 상기 리셋 커맨드 신호(RSTC)를 순차적으로 지연시킨다. 이후, 상기 지연된 리셋 커맨드 신호를 낸드 게이트(12)를 통해 조합하여 로우 펄스 형태의 신호를 생성한다. 또한, 드라이버(13)의 강도 조절과 캐패시터(14) 등을 이용하여 상기 로우 펄스 형태의 신호의 펄스 폭을 증가시켜 최종적으로 상기 리셋 신호(RSTB)를 생성한다.
위와 같이, 종래의 리셋 신호(RSTB)는 다수의 지연소자를 거쳐 생성된다. 그러나, 상기 다수의 지연소자는 PVT 변동에 매우 취약하므로, 외부전압 레벨 및 스큐(skew)에 따라 상기 리셋 신호의 펄스 폭이 충분히 확보되지 못하는 경우가 발생한다. 리셋 신호의 펄스 폭이 충분하지 않은 경우 노멀 동작을 수행하는 내부 회로들을 정상적으로 초기화시키지 못하게 되고, 이는 반도체 장치의 오동작 및 불량을 초래하게 된다.
본 발명은 충분한 펄스 폭을 갖는 리셋 신호를 생성할 수 있는 리셋 신호 생성장치를 제공한다.
본 발명의 일 실시예에 따른 리셋 신호 생성장치는 리셋 입력신호에 응답하여 리셋 신호 및 인에이블 신호를 인에이블시키고, 펄스 폭 연장신호에 응답하여 상기 리셋 신호를 디스에이블시키는 리셋 신호 생성부; 및 상기 인에이블 신호에 응답하여 소정 시간 동안 인에이블되는 상기 펄스 폭 연장신호를 생성하는 리셋 신호 확장부를 포함한다.
본 발명의 다른 실시예에 따른 리셋 신호 생성장치는 테스트 신호 및 리셋 신호에 응답하여 테스트 리셋 펄스를 생성하는 테스트 리셋 펄스 생성부; 상기 테스트 리셋 펄스로부터 생성된 리셋 입력신호에 응답하여 상기 리셋 신호 및 인에이블 신호를 인에이블시키고, 펄스 폭 연장신호에 응답하여 상기 리셋 신호를 디스에이블시키는 리셋 신호 생성부; 및 상기 인에이블 신호에 응답하여 소정 시간 동안 인에이블되는 상기 펄스 폭 연장신호를 생성하는 리셋 신호 확장부를 포함한다.
또한, 본 발명의 다른 실시예에 따른 리셋 신호 생성장치는 리셋 커맨드 신호에 응답하여 리셋 펄스를 생성하는 리셋 커맨드 조합부; 테스트 신호 및 리셋 신호에 응답하여 테스트 리셋 펄스를 생성하는 테스트 리셋 펄스 생성부; 상기 리셋 펄스 및 상기 테스트 리셋 펄스 중 적어도 하나로부터 생성되는 상기 리셋 입력신호에 응답하여 상기 리셋 신호 및 인에이블 신호를 인에이블시키고, 펄스 폭 연장신호에 응답하여 상기 리셋 신호를 디스에이블시키는 리셋 신호 생성부; 및 상기 인에이블 신호에 응답하여 소정 시간 동안 인에이블되는 상기 펄스 폭 연장신호를 생성하는 리셋 신호 확장부를 포함한다.
본 발명에 의하면, 리셋 신호의 충분한 펄스 폭을 확보할 수 있으므로, 안정적인 초기화 동작을 지원한다. 따라서, 반도체 장치의 오동작 및 불량을 방지하고 신뢰성을 향상시킬 수 있다.
도 1은 종래 기술에 따른 리셋 신호 생성회로의 구성을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 리셋 신호 생성장치의 구성을 개략적으로 보여주는 블록도,
도 3은 도 2의 리셋 커맨드 조합부의 실시예의 구성을 보여주는 도면,
도 4는 도 2의 테스트 리셋 펄스 생성부의 실시예의 구성을 보여주는 도면,
도 5는 도 4의 테스트 리셋 펄스 생성부의 동작을 보여주는 타이밍도,
도 6은 도 2의 리셋 신호 생성부의 실시예의 구성을 보여주는 도면,
도 7은 도 2의 리셋 펄스 확장부의 실시예의 구성을 보여주는 도면,
도 8은 본 발명의 실시예에 따른 리셋 신호 생성장치의 동작을 보여주는 타이밍도이다.
도 2는 본 발명의 실시예에 따른 리셋 신호 생성장치(1)의 구성을 개략적으로 보여주는 블록도이다. 도 2에서, 상기 리셋 신호 생성장치(1)는 리셋 커맨드 조합부(100), 테스트 리셋 펄스 생성부(200), 리셋 입력신호 생성부(300), 리셋 신호 생성부(400) 및 리셋 신호 확장부(500)를 포함한다.
상기 리셋 커맨드 조합부(100)는 리셋 커맨드 신호를 수신하여 리셋 펄스(RSTP)를 생성한다. 상기 리셋 커맨드 신호는 예를 들어, 반도체 장치에서 사용되는 리프레쉬 신호(REF), DLL 초기화 신호(DISDLL), 파워업 신호(PWR) 및 모드 레지스터 셋(Mode Register Set, MRS)에서 생성된 신호(DLLRSTB, 이하 MRS 신호라고 함) 중 하나 이상을 포함할 수 있다. 다만, 이에 한정하는 것은 아니고, 초기화 동작을 지시하는 모든 종류의 리셋 커맨드 신호를 포함할 수 있다. 상기 리셋 커맨드 조합부(100)는 상기 예시된 리프레쉬 신호(REF), DLL 초기화 신호(DISDLL), 파워 업 신호(PWR) 및 MRS 신호(DLLRSTB) 중 적어도 하나가 인에이블되면 상기 리셋 펄스(RSTP)를 인에이블시킨다.
상기 테스트 리셋 펄스 생성부(200)는 테스트 신호(TDDLL)를 수신하여 테스트 리셋 펄스(TRSTP)를 생성한다. 상기 테스트 리셋 펄스 생성부(200)는 상기 테스트 신호(TDDLL)가 인에이블 되면 상기 테스트 리셋 펄스(TRSTP)를 인에이블 시킨다. 또한, 상기 테스트 리셋 펄스 생성부(200)는 리셋 신호(RST)에 응답하여 상기 테스트 리셋 펄스(TRSTP)를 디스에이블 시킨다. 상기 테스트 리셋 펄스 생성부(200)는 상기 리셋 신호(RST)가 인에이블되었을 때 상기 테스트 리셋 펄스(TRSTP)를 디스에이블시킨다. 상기 테스트 리셋 펄스 생성부(200)는 상기 리셋 신호의 반전 신호(RSTB)를 수신하여 상기 테스트 리셋 펄스(TRSTP)를 디스에이블시킬 수 있다.
상기 테스트 리셋 펄스 생성부(200)는 상기 테스트 신호(TDDLL) 및 상기 리셋 신호의 반전 신호(RSTB)에 응답하여 상기 테스트 리셋 펄스(TRSTP)를 생성하므로, 간단한 회로 구성으로 테스트 동작 중에 상기 리셋 신호(RST)를 생성할 수 있게 한다. 종래에는 도 1에 도시된 리셋 신호 생성회로(10)와 같은 구성을 통해 테스트 신호로부터 상기 테스트 리셋 펄스를 생성하였다. 그러나, 본 발명의 실시예에 따른 테스트 리셋 펄스 생성부(200)는 테스트 신호(TDDLL)에 응답하여 상기 테스트 리셋 펄스(TRSTP)를 인에이블시키고, 상기 리셋 신호(RST)를 피드백 받아 상기 테스트 리셋 펄스(TRSTP)를 디스에이블시키도록 구성되므로 도 1의 회로 구성과 같이 복잡하고 비효율적인 회로를 제거할 수 있다.
상기 리셋 입력신호 생성부(300)는 상기 리셋 펄스(RSTP) 및 상기 테스트 리셋 펄스(TRSTP)를 수신하여 리셋 입력신호(RSTI)를 생성한다. 상기 리셋 입력신호 생성부(300)는 상기 리셋 펄스(RSTP) 및 상기 테스트 리셋 펄스(TRSTP) 중 적어도 하나가 인에이블되면 상기 리셋 입력신호(RSTI)를 인에이블시킨다. 따라서, 상기 리셋 입력신호 생성부(300)는 상기 리셋 펄스(RSTP) 또는 상기 테스트 리셋 펄스(TRSTP)로부터 상기 리셋 입력신호(RSTI)를 생성할 수 있다. 일 실시예에서, 상기 리셋 입력신호 생성부(300)는 후술하는 상기 리셋 신호 생성부(400)의 구성에 포함될 수도 있다.
상기 리셋 신호 생성부(400)는 상기 리셋 입력신호(RSTI) 및 펄스 폭 연장신호(CLKT)를 수신하여 상기 리셋 신호(RST)를 생성한다. 상기 리셋 신호 생성부(400)는 상기 리셋 입력신호(RSTI)에 응답하여 상기 리셋 신호(RST) 및 인에이블 신호(DIVEN)를 인에이블 시킨다. 상기 리셋 신호 생성부(400)는 상기 펄스 폭 연장신호(CLKT)에 응답하여 상기 리셋 신호(RST)를 디스에이블시킨다. 상기 리셋 신호 생성부(400)는 상기 리셋 입력신호(RSTI)가 인에이블되었을 때 상기 리셋 신호(RST)를 인에이블시키고, 상기 펄스 폭 연장신호(CLKT)가 디스에이블되었을 때 상기 리셋 신호(RST)를 디스에이블시킨다.
상기 리셋 신호 확장부(500)는 상기 인에이블 신호(DIVEN)를 수신하여 펄스 폭 연장신호(CLKT)를 생성한다. 상기 리셋 신호 확장부(500)는 상기 인에이블 신호(DIVEN)가 인에이블 되면 소정 시간 동안 인에이블되는 상기 펄스 폭 연장신호(CLKT)를 생성한다. 상기 리셋 신호 확장부(500)는 상기 인에이블 신호(DIVEN)가 인에이블되면 클럭 신호(CLK)를 분주 및 지연하여 상기 펄스 폭 연장신호(CLKT)를 생성할 수 있다.
상기 리셋 신호 생성장치(1)는 상기 리셋 신호 생성부(400) 및 상기 리셋 신호 확장부(500)를 통해 충분한 펄스 폭을 갖는 리셋 신호(RST)를 생성할 수 있다. 본 발명의 실시예에서, 상기 리셋 신호(RST)는 상기 리셋 입력신호(RSTI)가 인에이블되는 시점으로부터 상기 펄스 폭 연장신호(CLKT)가 디스에이블되는 시점까지의 시간 동안 인에이블될 수 있다. 대략적으로, 상기 리셋 신호(RST)의 펄스 폭은 상기 리셋 입력신호(RSTI)의 펄스 폭, 상기 클럭 신호(CLK)의 지연 시간 및 상기 펄스 폭 연장신호(CLKT)의 펄스 폭을 모두 합한 것과 동일하거나 더 넓은 펄스 폭을 가질 수 있다.
도 3은 도 2의 리셋 커맨드 조합부(100)의 실시예의 구성을 보여주는 도면이다. 도 3에서, 상기 리셋 커맨드 조합부(100)는 제 1 노어 게이트(110), 제 1 앤드 게이트(120) 및 제 2 앤드 게이트(130)를 포함한다. 상기 제 1 노어 게이트(110)는 리프레쉬 신호(REF) 및 DLL 초기화 신호(DISDLL)를 수신한다. 상기 제 1 앤드 게이트(120)는 파워업 신호(PWR) 및 MRS 신호(DLLRSTB)를 수신한다. 상기 제 2 앤드 게이트(130)는 상기 제 1 노어 게이트(110)의 출력 및 상기 제 1 앤드 게이트(120)의 출력을 수신하여 상기 리셋 펄스(RSTP)를 생성한다. 상기 리프레쉬 신호(REF) 및 DLL 초기화 신호(DISDLL)는 레벨 신호일 수 있고, 초기화 동작을 지시하기 위해 하이 레벨로 인가될 수 있는 신호이다. 상기 파워업 신호(PWR) 및 MRS 신호(DLLRSTB)는 로우 레벨의 펄스를 갖는 신호일 수 있다. 따라서, 상기 리셋 커맨드 조합부(100)의 실시예는 상기 리셋 커맨드 신호들의 인가 형태 및 레벨에 따라서 다양한 형태로 변경될 수 있다. 상기 리셋 커맨드 조합부(100)는 상기 리프레쉬 신호(REF), 상기 DLL 초기화 신호(DISDLL), 상기 파워업 신호(PWR) 및 상기 MRS 신호(DLLRSTB) 중 적어도 하나라도 인에이블되는 경우 로우 레벨로 인에이블되는 상기 리셋 펄스(RSTP)를 생성할 수 있다.
도 4는 도 2의 테스트 리셋 펄스 생성부(200)의 실시예의 구성을 보여주는 도면이다. 도 4에서, 상기 테스트 리셋 펄스 생성부(200)는 제 1 플립플롭(210) 및 제 1 인버터(220)를 포함한다. 상기 제 1 플립플롭(210)은 클럭 단자로 상기 테스트 신호(TDDLL)를 수신하고, 입력 단자로 하이 레벨의 전압을 수신한다. 일 실시예에서, 상기 하이 레벨의 전압은 외부전압(VDD)일 수 있다. 상기 제 1 플립플롭(210)은 상기 리셋 신호(RST)에 응답하여 리셋 된다. 상기 제 1 플립플롭(210)은 상기 리셋 신호의 반전신호(RSTB)를 수신하여 리셋될 수 있다. 상기 제 1 인버터(220)는 상기 제 1 플립플롭(210)의 출력을 반전하여 상기 테스트 리셋 펄스(TRSTP)를 생성한다.
도 5는 상기 테스트 리셋 펄스 생성부(200)의 동작을 보여주는 타이밍도이다. 도 2 및 도 5를 참조하여 상기 테스트 리셋 펄스 생성부(200)의 동작을 설명하면 다음과 같다. 상기 제 1 플립플롭(210)은 테스트 동작을 위해 하이 레벨의 상기 테스트 신호(TDDLL)가 인가되면, 하이 레벨의 전압을 출력하고, 상기 제 1 인버터(220)는 상기 하이 레벨의 전압을 반전시켜 상기 테스트 리셋 펄스(TRSTP)를 로우 레벨로 인에이블 시킨다. 이 후, 상기 테스트 리셋 펄스(TRSTP)로부터 생성된 리셋 입력신호(RSTI)가 인에이블되고, 상기 리셋 입력신호(RSTI)에 응답하여 상기 리셋 신호(RST)가 인에이블된다. 상기 리셋 신호(RST)가 하이 레벨로 인에이블되면 상기 리셋 신호의 반전신호(RSTB)는 로우 레벨이 되므로, 상기 제 1 플립플롭(210)은 리셋된다. 따라서, 상기 제 1 플립플롭(210)은 로우 레벨의 출력신호를 출력하고, 상기 제 1 인버터(220)는 상기 로우 레벨의 출력신호를 반전시켜 상기 테스트 리셋 펄스(TRSTP)를 하이 레벨로 디스에이블시킨다. 위와 같이, 본 발명의 실시예에 따른 리셋 신호 생성장치(1)는 상기 테스트 리셋 펄스(TRSTP)를 생성하기 위해 도 1의 리셋 신호 생성회로(10)와 같은 구성을 필요로 하지 않는다. 상기 테스트 리셋 펄스 생성부(200)는 상기 리셋 신호 생성부(400)와 연결되어 동작하므로, 상기 테스트 리셋 펄스(TRSTP)를 생성하기 위해서 간단한 플립플롭의 구성만으로 구현될 수 있다.
도 6은 도 2의 리셋 입력신호 생성부(300) 및 리셋 신호 생성부(400)의 실시예의 구성을 보여주는 도면이다. 상기 리셋 입력신호 생성부(300)는 제 1 낸드 게이트(310)를 포함한다. 상기 제 1 낸드 게이트(310)는 상기 리셋 펄스(RSTP) 및 상기 테스트 리셋 펄스(TRSTP)를 수신하여 상기 리셋 입력신호(RSTI)를 생성한다. 본 발명의 실시예에서, 상기 리셋 펄스(RSTP) 및 상기 테스트 리셋 펄스(TRSTP)는 로우 레벨로 인에이블되는 신호이므로, 상기 리셋 입력신호 생성부(RSTI)는 상기 리셋 펄스(RSTP) 및 상기 테스트 리셋 펄스(TRSTP) 중 적어도 하나가 인에이블되면 하이 레벨로 인에이블되는 상기 리셋 입력신호(RSTI)를 생성할 수 있다. 또한, 상기 리셋 입력신호 생성부(300)는 상기 리셋 펄스(RSTP) 및 상기 테스트 리셋 펄스(TRSTP)가 하이 레벨로 디스에이블되면 로우 레벨로 디스에이블되는 상기 리셋 입력신호(RSTI)를 생성할 수 있다.
상기 리셋 신호 생성부(400)는 제 2 인버터(410), 제 2 플립플롭(420), 제 2 노어 게이트(430), 제 3 노어 게이트(440) 및 제 3 인버터(450)를 포함할 수 있다. 상기 제 2 인버터(410)는 상기 리셋 입력신호(RSTI)를 반전시킨다. 상기 제 2 플립플롭(420)은 리셋 단자로 상기 제 2 인버터(410)의 출력신호를 수신한다. 상기 제 2 플립플롭(420)은 입력 단자로 하이 레벨의 전압, 예를 들어 상기 외부전압(VDD)을 수신하고, 출력 단자로 리셋 신호의 반전신호(RSTB)를 출력한다. 상기 제 2 노어 게이트(430)는 상기 리셋 신호의 반전신호(RSTB) 및 펄스 폭 연장신호(CLKT)를 수신한다. 상기 제 2 플립플롭(420)의 클럭 단자는 상기 제 2 노어 게이트(430)의 출력을 수신한다. 상기 제 3 노어 게이트(440)는 상기 리셋 입력신호(RSTI) 및 상기 리셋 신호의 반전신호(RSTB)를 수신하여 상기 인에이블 신호(DIVEN)를 생성한다. 상기 제 3 인버터(450)는 상기 리셋 신호의 반전신호(RSTB)를 반전시켜 상기 리셋 신호(RST)를 생성할 수 있다.
상기 리셋 입력신호(RSTI)가 인에이블되면 상기 제 2 플립플롭(420)은 상기 제 2 인버터(410)의 출력을 수신하여 리셋 된다. 따라서, 상기 제 2 플립플롭(420)은 로우 레벨의 상기 리셋 신호의 반전신호(RSTB)를 생성한다. 상기 제 3 인버터(450)는 상기 리셋 신호의 반전신호(RSTB))를 반전시켜 하이 레벨로 인에이블되는 상기 리셋 신호(RST)를 생성한다. 상기 제 3 노어 게이트(440)는 상기 로우 레벨의 리셋 신호의 반전신호(RSTB)를 수신하는 중에 상기 리셋 입력신호(RSTI)가 로우 레벨로 디스에이블되면 상기 인에이블 신호(DIVEN)를 하이 레벨로 인에이블 시킨다. 상기 제 2 노어 게이트(430)는 로우 레벨의 상기 리셋 신호의 반전신호(RSTB)를 수신하다가, 상기 펄스 폭 연장신호(CLKT)가 로우 레벨로 디스에이블되면 하이 레벨의 신호를 출력한다. 상기 제 2 플립플롭(420)은 하이 레벨의 상기 제 2 노어 게이트(430)의 출력신호를 수신하면 트리거링되어 상기 외부전압(VDD)을 상기 리셋 신호의 반전신호(RSTB)로 제공한다. 따라서, 상기 리셋 신호의 반전신호(RSTB)는 하이 레벨이 되고, 상기 리셋 신호(RST)는 로우 레벨로 디스에이블될 수 있다. 상기 리셋 신호의 반전 신호(RSTB)가 하이 레벨이 되면 상기 제 3 노어 게이트(440)는 상기 인에이블 신호(DIVEN)를 디스에이블시킨다.
도 7은 도 2의 리셋 신호 확장부(500)의 실시예의 구성을 보여주는 도면이다. 도 7에서, 상기 리셋 신호 확장부(500)는 제 3 앤드 게이트(510), 제 3 내지 제 5 플립플롭(520~540)을 포함한다. 상기 제 3 앤드 게이트(510)는 클럭 신호(CLK) 및 상기 인에이블 신호(DIVEN)를 수신한다. 상기 제 3 플립플롭(520)은 입력 단자로 상기 제 3 앤드 게이트(510)의 출력을 수신하고 리셋 단자로 상기 인에이블 신호(DIVEN)를 수신한다. 상기 제 4 플립플롭(530)은 입력 단자로 상기 제 3 플립플롭(520)의 출력을 수신하고 리셋 단자로 상기 인에이블 신호(DIVEN)를 수신한다. 상기 제 5 플립플롭(540)은 입력 단자로 상기 제 4 플립플롭(530)의 출력을 수신하고 리셋 단자로 상기 인에이블 신호(DIVEN)를 수신한다.
상기 제 3 앤드 게이트(510)는 상기 인에이블 신호(DIVEN)가 하이 레벨로 인에이블되었을 때, 상기 클럭 신호(CLK)를 상기 제 3 플립플롭(520)으로 제공한다. 상기 제 3 내지 제 5 플립플롭(520~540)은 T-플립플롭의 구성을 갖는다. 따라서, 상기 제 3 내지 제 5 플립플롭(520~540)은 상기 제 3 앤드 게이트(510)의 출력을 각각 지연시키면서 분주된 클럭(CLK2, CLK4, CLKT)생성한다. 상기 제 3 플립플롭(520)의 출력(CLK2)은 상기 클럭 신호(CLK)가 2배 분주된 클럭 신호이고, 상기 제 4 플립플롭(530)의 출력(CLK4)은 상기 클럭 신호(CLK)가 4배 분주된 클럭 신호이며, 상기 제 5 플립플롭(540)의 출력(CLKT)은 상기 클럭 신호가 8배 분주된 클럭 신호가 된다. 상기 제 5 플립플롭(540)의 출력은 상기 펄스 폭 연장신호(CLKT)로 제공된다. 상기 제 3 내지 제 5 플립플롭(520~540)은 상기 인에이블 신호(DIVEN)가 로우 레벨로 디스에이블되면 리셋 된다. 상기 3개의 플립플롭을 포함하는 상기 리셋 신호 확장부(500)의 구성은 예시이며, 상기 리셋 신호(RST)의 펄스 폭을 조절하기 위해서 다양한 개수의 플립플롭으로 대체될 수 있다.
도 8은 본 발명의 실시예에 따른 리셋 신호 생성장치(1)의 동작을 보여주는 타이밍도이다. 도 2 내지 도 8을 참조하여 본 발명의 실시예에 따른 리셋 신호 생성장치(1)의 동작을 설명하면 다음과 같다. 리셋 펄스(RSTP) 또는 테스트 리셋 펄스(TRSTP)가 로우 레벨로 인에이블되면, 상기 리셋 입력신호(RSTI)가 하이 레벨로 인에이블된다. 상기 리셋 입력신호(RSTI)가 하이 레벨로 인에이블되면 상기 리셋 신호의 반전신호(RSTB)는 로우 레벨이 되고, 상기 리셋 신호(RST)는 하이 레벨로 인에이블된다. 상기 리셋 신호의 반전신호(RSTB)가 로우 레벨이 되고, 상기 리셋 입력신호(RSTI)가 로우 레벨로 디스에이블되면 상기 인에이블 신호(DIVEN)가 인에이블된다.
상기 인에이블 신호(DIVEN)가 인에이블되면 상기 제 3 내지 제 5 플립플롭(520~540)을 통해 분주된 클럭 신호들(CLK2, CLK4, CLKT)이 순차적으로 생성된다. 상기 펄스 폭 연장신호(CLKT)는 클럭 신호의 8주기에 해당하는 주기를 갖는다. 따라서, 상기 인에이블 신호(DIVEN)가 인에이블되고 상기 펄스 폭 연장신호(CLKT)가 디스에이블될 때까지는 약 클럭 신호의 8주기만큼의 시간을 확보할 수 있다. 상기 펄스 폭 연장신호(CLKT)가 디스에이블되면 상기 리셋 신호의 반전신호(RSTB)는 하이 레벨의 신호가 되고, 상기 리셋 신호(RST)는 로우 레벨로 디스에이블된다. 따라서, 본 발명의 실시예에 따른 리셋 신호 생성장치(1)는 리셋 펄스(RSTP) 및 테스트 리셋 펄스(TRSTP)에 더하여 소정 시간의 부가적인 펄스 폭을 확보할 수 있으므로, 안정적이고 충분한 폭의 리셋 신호를 생성할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1: 리셋 신호 생성장치 10: 리셋 신호 생성회로
100: 리셋 커맨드 조합부 200: 테스트 리셋 펄스 생성부
300: 리셋 입력신호 생성부 400: 리셋 신호 생성부
500: 리셋 신호 확장부

Claims (17)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 테스트 신호 및 리셋 신호에 응답하여 테스트 리셋 펄스를 생성하는 테스트 리셋 펄스 생성부;
    상기 테스트 리셋 펄스로부터 생성된 리셋 입력신호에 응답하여 상기 리셋 신호 및 인에이블 신호를 인에이블시키고, 펄스 폭 연장신호에 응답하여 상기 리셋 신호를 디스에이블시키는 리셋 신호 생성부; 및
    상기 인에이블 신호에 응답하여 소정 시간 동안 인에이블되는 상기 펄스 폭 연장신호를 생성하는 리셋 신호 확장부를 포함하는 리셋 신호 생성장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 테스트 리셋 펄스 생성부는 상기 테스트 신호가 인에이블되었을 때 상기 테스트 리셋 펄스를 인에이블시키고, 상기 리셋 신호가 인에이블 되었을 때 상기 상기 테스트 리셋 펄스를 디스에이블시키는 리셋 신호 생성장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 테스트 신호는 레벨 신호이고,
    상기 테스트 리셋 펄스 생성부는 상기 테스트 신호를 클럭 단자로 수신하고, 하이 레벨의 전압을 입력 단자로 수신하며, 상기 리셋 신호에 응답하여 리셋되는 플립플롭; 및
    상기 플립플롭의 출력 단자로 출력되는 신호를 반전시켜 상기 테스트 리셋 펄스를 생성하는 인버터를 포함하는 리셋 신호 생성장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 리셋 신호 생성부는 상기 테스트 리셋 펄스가 인에이블 되었을 때 인에이블 되는 상기 리셋 입력신호에 응답하여 상기 리셋 신호 및 상기 인에이블 신호를 인에이블시키고, 상기 펄스 폭 연장신호가 디스에이블되었을 때 상기 리셋 신호를 디스에이블시키는 리셋 신호 생성장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 리셋 신호 확장부는 복수의 플립플롭을 포함하고, 상기 인에이블 신호가 인에이블되었을 때 클럭 신호를 분주하여 상기 펄스 폭 연장신호를 생성하는 리셋 신호 생성장치.
  11. 리셋 커맨드 신호에 응답하여 리셋 펄스를 생성하는 리셋 커맨드 조합부;
    테스트 신호 및 리셋 신호에 응답하여 테스트 리셋 펄스를 생성하는 테스트 리셋 펄스 생성부;
    상기 리셋 펄스 및 상기 테스트 리셋 펄스 중 적어도 하나로부터 생성되는 리셋 입력신호에 응답하여 상기 리셋 신호 및 인에이블 신호를 인에이블시키고, 펄스 폭 연장신호에 응답하여 상기 리셋 신호를 디스에이블시키는 리셋 신호 생성부; 및
    상기 인에이블 신호에 응답하여 소정 시간 동안 인에이블되는 상기 펄스 폭 연장신호를 생성하는 리셋 신호 확장부를 포함하는 리셋 신호 생성장치
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 리셋 커맨드 신호는 리프레쉬 신호, DLL 초기화 신호, 파워업 신호 및 MRS 신호 중 적어도 하나를 포함하는 리셋 신호 생성장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 테스트 리셋 펄스 생성부는 상기 테스트 신호가 인에이블되었을 때 상기 테스트 리셋 펄스를 인에이블시키고, 상기 리셋 신호가 인에이블되었을 때 상기 테스트 리셋 펄스를 디스에이블시키는 리셋 신호 생성장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 테스트 신호는 레벨 신호이고,
    상기 테스트 리셋 펄스 생성부는 상기 테스트 신호를 클럭 단자로 수신하고, 하이 레벨의 전압을 입력 단자로 수신하며, 상기 리셋 신호에 응답하여 리셋되는 플립플롭; 및
    상기 플립플롭의 출력 단자로 출력되는 신호를 반전시켜 상기 테스트 리셋 펄스를 생성하는 인버터를 포함하는 리셋 신호 생성장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 리셋 펄스 및 상기 테스트 리셋 펄스 중 적어도 하나가 인에이블되면 상기 리셋 입력신호를 인에이블시키는 리셋 입력신호 생성부를 더 포함하는 리셋 신호 생성장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 리셋 신호생성부는 상기 리셋 입력신호에 응답하여 상기 리셋 신호 및 상기 인에이블 신호를 인에이블시키고, 상기 펄스 폭 연장신호가 디스에이블되었을 때 상기 리셋 신호를 디스에이블시키는 리셋 신호 생성장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 리셋 신호 확장부는 복수의 플립플롭을 포함하고, 상기 인에이블 신호가 인에이블되었을 때 클럭 신호를 분주하여 상기 펄스 폭 연장신호를 생성하는 리셋 신호 생성장치.
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