KR101551774B1 - 코아스 록킹 페일을 방지하기 위한 지연 고정 루프 회로 - Google Patents

코아스 록킹 페일을 방지하기 위한 지연 고정 루프 회로 Download PDF

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Abstract

지연 고정 루프의 록킹 동작 시 코아스 록킹 페일을 방지 또는 최소화하기 위한 지연 고정 루프 회로가 개시된다. 그러한 지연 고정 루프 회로는, 지연 고정 루프와; 상기 지연 고정 루프의 주파수 검출 구간을 설정하기 위한 리셋 신호를 생성하는 딜레이 록 리셋부와; 입력 주파수 신호를 지연하여 복수개의 스트로브 신호들을 생성하고 그 생성된 스트로브 신호들이 상기 입력 주파수 신호의 제1 상태 구간 내에서 모두 위치되어지는 경우에 로우 주파수임을 가리키는 로우 체크신호를 출력하는 주파수 검출기와; 상기 주파수 검출기의 상기 로우 체크신호를 수신할 경우에 코아스 록 윈도우를 가변하기 위한 위상검출 페어를 생성하는 다이렉트 위상 검출기를 구비한다. 상기한 구성에 따르면, 코아스 록 윈도우가 주파수 대역에 맞게 조절되어지므로, 지연 고정 루프 주파수 영역에서 코아스 록킹 페일이 방지되고 개선된 회로성능이 얻어진다.
Figure R1020090016008
반도체 메모리 장치, 디램, 지연 고정 루프, 코아스 록킹, 위상 검출기

Description

코아스 록킹 페일을 방지하기 위한 지연 고정 루프 회로{Delay lock loop circuit for preventing coarse locking fail}
본 발명은 지연 고정 루프에 관한 것으로, 특히 지연 고정 루프의 록킹 동작 시 코아스 록킹 페일을 방지 또는 최소화할 수 있는 지연 고정 루프 회로에 관한 것이다.
통상적으로, 전자적 시스템의 메인 메모리로서 흔히 채용되고 있는 다이나믹 랜덤 억세스 메모리는 사용자들의 요구에 따라 나날이 고속 및 고집적화 되는 추세이다.
그러한 다이나믹 랜덤 억세스 메모리 장치는 하나의 억세스 트랜지스터와 하나의 스토리지 커패시터를 단위 메모리 셀로서 갖는 휘발성 메모리이므로 리드 및 라이트 동작 이외에 리프레쉬 동작을 갖는다.
SDRAM(Synchronous DRAM), DDR SDRAM(Double Data Rate SDRAM), 또는 FCRAM(Fast Cycle RAM) 등과 같이 동작 속도가 개선된 고성능 DRAM이 개발되어져 있는데, 이 중에서 SDRAM은 클럭의 라이징 엣지(Rising Edge) 또는 폴링 엣지(Falling Edge)에서만 데이터의 입출력이 가능하다. 한편, DDR SDRAM은 클럭의 라이징 엣지 뿐만 아니라 폴링 에지에서도 데이터의 입출력이 이루어지므로 SDRAM에 비해 2배의 데이터 전송 속도를 갖는다.
예를 들어 메모리 시스템이 400MHz에 동작하고 클럭의 상승 에지와 하강 에지 모두에서 데이터를 전송하면 유효 데이터 전송 속도는 하나의 핀에 대하여 초당 800Mb가 된다. 이때 데이터 비트 타임은 1.25ns로 매우 짧다. 이러한 엄격한 타이밍 요구를 만족하기 위해 인터페이스 회로에 외부 시스템 클럭과 내부 온칩(0n-Chip) 클럭간의 위상을 맞추는 회로가 필요하다. 외부로부터 입력되는 클럭이 내부에서 사용될 때 내부 회로에 의한 시간 지연(Clock Skew)이 발생한다. 이러한 시간 지연을 보상하여 내부 클럭이 외부 클럭과 동일한 위상을 갖도록 만들기 위해 지연동기루프(DLL:Delay Locked Loop)가 사용되고 있다.
상기 고성능 DRAM에서 대부분 채용되는 지연 고정 루프는 외부에서 공급되는 외부 클럭을 지연 및 고정하여 외부 클럭에 위상 동기된 내부 클럭을 생성한다. 결국 상기 내부 클럭은 데이터를 출력하기 위한 타이밍 제어신호로서 이용된다.
전자적 시스템이나 그에 채용된 반도체 메모리 장치의 동작 주파수가 증가함에 따라, 상기 지연 고정 루프(이하 "DLL")가 커버하는 주파수 레인지(range)는 250MHz 대역의 로우 주파수에서 1GHz 대역의 하이 주파수 까지 확장되고 있다.
따라서, 상기 DLL의 동작을 보다 고속으로 하기 위하여 DLL 코아스 록킹 기능이 부가된 DLL 회로의 경우에, 로우 주파수 인버젼 록킹(inversion locking) 동 작에서 코아스 록 페일이 초래될 수 있다.
결국, DLL 코아스 록킹 동작에서, 코아스 록 윈도우가 주파수 대역에 맞게 조절되지 않는 경우에는 지연 고정 루프 주파수 영역에서 코아스 록킹 페일이 발생되는 것이다.
따라서, 지연 고정 루프의 록킹 동작 시 코아스 록킹 페일을 방지 또는 최소화할 수 있는 개선된 지연 고정 루프 회로가 필요해진다.
따라서, 본 발명의 목적은 지연 고정 루프의 록킹 동작 시 코아스 록킹 페일을 방지 또는 최소화할 수 있는 지연 고정 루프 회로를 제공함에 있다.
본 발명의 다른 목적은 코아스 록 윈도우가 주파수 대역에 맞게 적절히 조절되어지는 지연 고정 루프 회로를 구비하는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 코아스 록킹 페일이 방지되고 개선된 회로성능을 갖는 지연 고정 루프 회로 및 그를 채용한 반도체 장치를 제공함에 있다.
본 발명의 실시예적 일 양상(an aspect)에 따른 지연 고정 루프 회로는,
지연 고정 루프와; 상기 지연 고정 루프의 주파수 검출 구간을 설정하기 위한 리셋 신호를 생성하는 딜레이 록 리셋부와; 입력 주파수 신호를 지연하여 복수 개의 스트로브 신호들을 생성하고 그 생성된 스트로브 신호들이 상기 입력 주파수 신호의 제1 상태 구간 내에서 모두 위치되어지는 경우에 로우 주파수임을 가리키는 로우 체크신호를 출력하는 주파수 검출기와; 상기 주파수 검출기의 상기 로우 체크신호를 수신할 경우에 코아스 록 윈도우를 가변하기 위한 위상검출 페어를 생성하는 다이렉트 위상 검출기를 구비한다.
본 발명의 실시예에서, 상기 딜레이 록 리셋부는 상기 지연 고정 루프의 초기 리셋 이후, 3 타임클럭(3 tck) 동안 상기 주파수 검출 구간을 설정하기 위해 카운터를 구비할 수 있다.
또한, 상기 주파수 검출기의 상기 스트로브 신호들의 개수는 3개일 수 있으며, 상기 입력 주파수 신호의 제1 상태 구간은 로직 하이 레벨일 수 있다.
양호한 실시 예에서, 상기 3개의 스트로브 신호들 중 제1 및 제2 스트로브 신호들의 구간은 검출을 위한 타겟 주파수의 타임구간을 나타내고, 제2 및 제3 스트로브 신호들의 구간은 듀티 오프셋을 고려한 마지날 딜레이 구간을 나타낸다.
본 발명의 실시예에서, 상기 다이렉트 위상 검출기는 상기 로우 체크신호가 인가되는 경우에 상기 입력 주파수 신호가 추가 딜레이 패쓰를 통과하도록 함에 의해 상기 위상검출 페어 중 딜레이 위상검출 신호를 생성할 수 있다.
본 발명의 다른 실시예적 양상에 따른 반도체 메모리 장치는,
메모리 셀 어레이와;
상기 메모리 셀 어레이 내의 메모리 셀과 연결된 리드 및 라이트 회로와;
상기 리드 및 라이트 회로에 외부 클럭에 지연 고정된 내부 클럭을 인가하는 지연 고정 루프와, 상기 지연 고정 루프의 주파수 검출 구간을 설정하기 위한 리셋 신호를 생성하는 딜레이 록 리셋부와, 입력 주파수 신호를 지연하여 복수개의 스트로브 신호들을 생성하고 그 생성된 스트로브 신호들이 상기 입력 주파수 신호의 제1 상태 구간 내에서 모두 위치되어지는 경우에 로우 주파수임을 가리키는 로우 체크신호를 출력하는 주파수 검출기와, 상기 주파수 검출기의 상기 로우 체크신호를 수신할 경우에 코아스 록 윈도우를 가변하기 위한 위상검출 페어를 생성하는 다이렉트 위상 검출기를 구비하는 지연 고정 루프 회로를 구비한다.
본 발명의 실시 예에서, 상기 주파수 검출기의 상기 스트로브 신호들의 개수는 3개일 수 있으며, 상기 입력 주파수 신호의 제1 상태 구간은 로직 하이 레벨일 수 있다.
또한, 상기 3개의 스트로브 신호들 중 제1 및 제2 스트로브 신호들의 구간은 검출을 위한 타겟 주파수의 타임구간을 나타내고, 제2 및 제3 스트로브 신호들의 구간은 듀티 오프셋을 고려한 마지날 딜레이 구간을 나타낼 수 있다.
상기한 바와 같은 본 발명의 실시예적 구성에 따르면, 코아스 록 윈도우가 주파수 대역에 맞게 조절되어지므로, 지연 고정 루프 주파수 영역에서 코아스 록킹 페일이 방지되고 개선된 회로성능이 얻어지는 효과가 있다.
이하에서는 본 발명의 실시예에 따라, 지연 고정 루프의 록킹 동작 시 코아스 록킹 페일을 방지 또는 최소화할 수 있는 지연 고정 루프 회로에 관한 실시예가 첨부된 도면들을 참조로 설명될 것이다.
이하의 실시예에서 많은 특정 상세들이 도면을 따라 예를 들어 설명되고 있지만, 이는 본 분야의 통상의 지식을 가진 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도 없이 설명되었음을 주목(note)하여야 한다. 그렇지만, 본 발명이 이들 특정한 상세들 없이도 실시될 수 있을 것임은 본 분야의 숙련된 자들에 의해 이해될 수 있을 것이다. 공지의 DLL 회로의 구성 및 기본적 지연 고정 동작은 본 발명을 모호하지 않도록 하기 위해 상세히 설명되지 않는다.
후술되는 본 발명의 실시예와의 보다 철저한 구별을 위한 의도만으로서, 도 1 및 도 2를 참조로 통상적인 주파수 인버젼 록킹 동작이 간략히 설명될 것이다.
도 1은 통상적인 DLL의 코아스 록 윈도우 설정을 설명하기 위해 제시된 타이밍도이고, 도 2는 로우 주파수 인버젼 록킹 시의 코아스 록 페일을 설명하기 위해 제시된 타이밍도이다.
도 1을 참조하면, (a)케이스의 경우에 클럭 파형 CK은 외부 클럭을 가리키고, 클럭 파형 DQ_R은 리플리카 패쓰(replica path)를 거쳐 나온 클럭이다. 또한, 클럭 파형 DQD_R은 상기 클럭 파형 DQ_R을 딜레이(delay) 시킨 클럭이다.
DLL 코아스 록킹 동작에서, DLL 회로 내의 다이렉트 위상 검출기는 위상 검출 신호들(PD_F, PD_FD)을 DLL 콘트롤 블록(control block)으로 전송하게 된다. 상기 위상 검출 신호들(PD_F, PD_FD)을 나타내는 위상 검출 페어는 코아스 록 윈도 우(tDelay:DQ_R~DQ_DR) 내에서 외부 클럭 CK의 라이징 에지에 도 1의 DQ_R과 DQ_DR이 얼라인(align)되었는 지의 정보를 가리키는 신호이다. 결국, 외부 클럭 CK의 로우(LOW) 와 하이 (HIGH)상태는 상기 DQ_R과 DQ_DR에 의해 각기 검출되는 것이다.
여기서, 상기 다이렉트 위상 검출기의 코아스 록 윈도우는 고 주파수의 0.5tck(1 tck는 도 1의 t1과 t2사이의 타임 구간)보다 작게 튜닝(tuning)되어지는데, 도 1의 (b)케이스에서 보여지는 바와 같이, 코아스 록 윈도우가 0.5tck 보다 클 경우에는 DQ_R이 외부 클럭 CK의 라이징 에지(rising edge)에 얼라인 되었음(참조부호 C1)에도 불구하고, 상기 DQ_DR은 참조부호 C2에서와 같이 외부 클럭 CK의 로우 상태(low status)구간에 얼라인 되어 버린다. 따라서, DLL 회로 내의 다이렉트 위상 검출기는 코아스 록 인폼(coarse lock inform)을 제대로 전달하지 못한다.
그러한 경우에, DLL은 외부 클럭 CK의 다음 클럭 라이징 에지(next CK rising edge)에 록킹(locking)을 수행하기 위해 상기 DQ_R를 타임 딜레이시킨다. 이를 위해 결국, 더 많은 딜레이 셀(delay cell)이 사용되어진다.
위와 같은 경우에 고 주파수 클럭의 검출 동작이 디그레이드(degrade)되고, 보다 많은 딜레이 셀(delay cell)이 선택되므로, 보다 많은 전력 소비(more power consumption)가 발생된다. 이를 막기 위해, max. 고 주파수를 기준으로 코아스 록 윈도우를 정하게 되면, 도 2의 (b)케이스와 같이 로우 주파수 인버젼 록킹(inversion locking)에서는 코아스 록 페일이 초래될 수 있다.
왜냐하면, 도 2의 (a)케이스에서 보여지는 바와 같이 하이 펄스(high pulse)구간이 더 와이드(wide)한 경우에, (b)케이스에서와 같이 로우 주파수 인버젼 록킹 을 행하면, 코아스 록킹 페일이 발생된다. 즉, 로우 주파수 인버젼 록킹 동작의 경우에 (b)케이스의 참조부호(C3,C4)와 같이 인버팅된(inverted) DQ_R 및 DQD_R이 외부 클럭 CK의 라이징 에지(rising edge)시점(t2)보다 뒤에 위치하게 된다. 따라서, 그 다음 외부 클럭 CK의 라이징 에지에서 록킹을 행하기 위해, 오히려 더 많은 딜레이 셀을 사용하게 되는 경우가 발생하게 되는데, 설정된 딜레이 셀을 모두 사용한 경우에는 코아스 록킹 페일이 된다.
이와 같이, 코아스 록 윈도우가 주파수 대역에 맞게 조절되지 않는 경우에는 지연 고정 루프 주파수 영역에서 코아스 록킹 페일이 발생되므로, 코아스 록킹 페일을 방지 또는 최소화할 수 있는 개선된 기술이 필요해진다.
따라서, 본 발명의 실시예에서는 도 3에서 보여지는 구성블록과 같이 주파수 영역을 검출하는 주파수 검출기(40)를 채용하는 것에 의해, 주파수에 따라 다이렉트 위상 검출기(30)의 코아스 록 윈도우(coarse lock window)가 최적화된다.
도 3의 본 발명의 실시 예에 따른 지연 고정 루프 회로의 블록도이다. 도 3을 참조하면, 지연 고정 루프(DLL:20), 상기 지연 고정 루프(20)의 주파수 검출 구간을 설정하기 위한 리셋 신호(RESETBA)를 생성하는 딜레이 록 리셋부(10), 입력 주파수 신호(DQ_R)를 지연하여 복수개의 스트로브 신호들을 생성하고 그 생성된 스트로브 신호들이 상기 입력 주파수 신호(DQ_R)의 제1 상태(예를 들어 하이)구간 내에서 모두 위치되어지는 경우에 로우 주파수임을 가리키는 로우 체크신호(PLF)를 출력하는 주파수 검출기(40), 및 상기 주파수 검출기(40)의 상기 로우 체크신호(PLF)를 수신할 경우에 코아스 록 윈도우를 가변하기 위한 위상검출 페 어(PD_F,PD_FD)를 생성하는 다이렉트 위상 검출기(30)를 포함하는 블록연결 구성이 나타나 있다.
도 3에서, 상기 주파수 검출기(40)의 상기 로우 체크신호(PLF)가 "H"레벨로 출력되는 경우에 다이렉트 위상 검출기(30)의 코아스 록 윈도우(coarse lock window)는 자동적으로(automatically)증가되므로, 코아스 록 페일이 방지된다. 이와 같이, 코아스 록 윈도우를 주파수 대역별로 조절함으로써, DLL 주파수 영역에서 록 페일(lock fail)이 방지되고 최적의 성능이 얻어질 수 있다.
도 4는 도 3에 따른 예시적 동작 타이밍도이고, 도 5는 도 3중 주파수 검출기의 상세 구현 예시도이며, 도 6은 도 3중 다이렉트 위상 검출기의 상세 구현 예시도이다.
도 4에서 상기 입력 주파수 신호(DQ_R)가 복수의 주파수 파형들로 나타난 것이 보여진다. 화살부호 AR1의 방향으로 갈수록 상기 입력 주파수 신호(DQ_R)의 주파수는 로우 주파수가 된다. 상기 입력 주파수 신호(DQ_R)의 주파수가 특정한 로우 주파수(low frequency)이하일 때, 상기 주파수 검출기(40)의 로우 체크신호(PLF)가 하이레벨로 나타난다. 상기 로우 체크신호(PLF)가 하이레벨로 나타나는 경우는, 도 5에서 생성된 3개의 스트로브(strobe)신호들이 하이 구간으로 되어 있는 상기 입력 주파수 신호(DQ_R)의 1-tck(1 타임클럭) 동안에 모두 위치되어질 때이다.
도 5를 참조하면, 제1 내지 제5 앤드 게이트들(AND1-AND5), 제1 내지 제5 플립플롭들(F1-F5), 및 제1,2 지연부(D1,D2)를 포함하는 상기 주파수 검출기(40)의 와이어링 구성이 보여진다.
도 5의 상기 주파수 검출기(40)는 상기 입력 주파수 신호(DQ_R)의 라이징 에지를 기준으로 3개의 스트로브(strobe)신호들(1st strobe, 2nd strobe, 3th strobe)을 생성한다. 상기 제1,2 지연부(D1,D2)의 지연 타임이 각기 3ns, 300ps 이므로, 상기 제1 스트로브 신호(1st strobe)와 상기 제2 스트로브 신호(2nd strobe)간의 타임 딜레이는 최대 3ns 가 된다. 즉, tDelay_1st_to_2nd strobe: ~3ns 이다. 또한, 상기 제2 스트로브 신호(2nd strobe)와 상기 제3 스트로브 신호(3th strobe)간의 타임 딜레이는 최대 300ps 가 된다. 즉, tDelay_2nd_to_3rd strobe: ~300ps 이다. 1 타임클럭(1-tCK) 동안 상기 제1 내지 제3 스트로브 신호들이 모두 상기 DQ_R의 하이 구간 내에 들어가면, 제5 플립플롭(F5)의 출력단(Q)의 출력(PLF)은 논리 "H"로 천이(transition)된다. 상기 출력(PLF)가 하이레벨이면 상기 입력 주파수 신호(DQ_R)는 로우 주파수로서 체크된다.
여기서, 상기 제1 스트로브 신호(1st strobe)와 상기 제2 스트로브 신호(2nd strobe)는 검출해야 할 로우 주파수를 설정하기 위한 신호들이고, 상기 제3 스트로브 신호(3th strobe)는 상기 입력 주파수 신호(DQ_R)의 듀티(duty)가 약 10% 왜곡되었을 경우에 마지날 딜레이(marginal delay)를 고려한 신호이다. 도 5에서 제1,2 지연부(D1,D2)를 구성하는 단위 딜레이들은 설정을 원하는 주파수에 맞게 가감될 수 있다.
도 6은 도 3중 다이렉트 위상 검출기의 상세 구현 예시도이다.
다이렉트 위상 검출기(30)는, 제1 내지 제3 앤드 게이트들(AND10-AND12), 제1 및 제2 플립플롭들(F10,F11), 인버터(INV1), 및 지연부(D10)를 포함하는 연결구 성을 가짐에 의해, 상기 주파수 검출기(40)의 상기 로우 체크신호(PLF)를 하이레벨로서 수신할 경우에 코아스 록 윈도우를 가변하기 위한 위상검출 페어(PD_F,PD_FD)를 생성한다.
도 6에서, 상기 로우 체크신호(PLF)가 하이레벨로 인가되면, 상기 DQ_RD는 추가된 딜레이 패쓰(delay path)인 지연부(D10)를 지나가게 된다. 따라서, 플립플롭(F11)을 통해 위상검출 페어중 딜레이 신호(PD_FD)가 300ps 만큼 지연되어 출력된다. 그러므로, 코아스 록 윈도우(coarse lock window)는 자동적으로(automatically)증가되어 코아스 록 페일이 방지된다.
결국, 본 발명의 실시예에서는 로우 주파수에서는 DQD_R을 DQ_R 보다 충분히 딜레이 시키는 방법으로서, 특정 주파수 이하의 동작에서는 검출 플래그를 발생하고, 그에 따라, 코아스 록 윈도우를 증가시킨다.
따라서, 와이드 DLL 록킹 레인지(locking range)를 코아스 록 페일(coarse lock fail)없이 구현할 수 있게 된다.
이와 같이, 본 발명의 실시예에 따르면, 코아스 록 윈도우가 주파수 대역에 맞게 조절되어지므로, 지연 고정 루프 주파수 영역에서 코아스 록킹 페일이 방지되고 개선된 회로성능이 얻어지는 효과가 있다.
상기한 설명에서는 본 발명의 실시예를 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이 지연 고정 루프 회로 내의 내부적 연결 구성이나 타이밍을 다르게 할 수 있을 것이다.
또한, DRAM에 채용되는 경우를 예로 들었으나, DLL 기능을 갖는 타의 휘발성 메모리나 반도체 장치 등에서도 본 발명의 기술적 사상이 확장적으로 적용 가능할 것이다.
도 1은 통상적인 DLL의 코아스 록 윈도우 설정을 설명하기 위해 제시된 타이밍도
도 2는 로우 주파수 인버젼 록킹 시의 코아스 록 페일을 설명하기 위해 제시된 타이밍도
도 3의 본 발명의 실시 예에 따른 지연 고정 루프 회로의 블록도
도 4는 도 3에 따른 예시적 동작 타이밍도
도 5는 도 3중 주파수 검출기의 상세 구현 예시도
도 6은 도 3중 다이렉트 위상 검출기의 상세 구현 예시도

Claims (10)

  1. 지연 고정 루프와;
    상기 지연 고정 루프의 주파수 검출 구간을 설정하기 위한 리셋 신호를 생성하는 딜레이 록 리셋부와;
    입력 주파수 신호를 지연하여 복수개의 스트로브 신호들을 생성하고 그 생성된 스트로브 신호들이 상기 입력 주파수 신호의 제1 상태 구간 내에서 모두 위치되어지는 경우에 로우 주파수임을 가리키는 로우 체크신호를 출력하는 주파수 검출기와;
    상기 주파수 검출기의 상기 로우 체크신호를 수신할 경우에 코아스 록 윈도우를 가변하기 위한 위상검출 페어를 생성하는 다이렉트 위상 검출기를 구비함을 특징으로 하는 지연 고정 루프 회로.
  2. 제1항에 있어서,
    상기 딜레이 록 리셋부는 상기 지연 고정 루프의 초기 리셋 이후, 3 타임클럭(3 tck) 동안 상기 주파수 검출 구간을 설정하기 위해 카운터를 구비함을 특징으로 하는 지연 고정 루프 회로.
  3. 제1항에 있어서,
    상기 주파수 검출기의 상기 스트로브 신호들의 개수는 3개임을 특징으로 하는 지연 고정 루프 회로.
  4. 제1항에 있어서,
    상기 입력 주파수 신호의 제1 상태 구간은 로직 하이 레벨임을 특징으로 하는 지연 고정 루프 회로.
  5. 제3항에 있어서,
    상기 3개의 스트로브 신호들 중 제1 및 제2 스트로브 신호들의 구간은 검출을 위한 타겟 주파수의 타임구간을 나타내고, 제2 및 제3 스트로브 신호들의 구간은 듀티 오프셋을 고려한 마지날 딜레이 구간을 나타냄을 특징으로 하는 지연 고정 루프 회로.
  6. 제3항에 있어서,
    상기 다이렉트 위상 검출기는 상기 로우 체크신호가 인가되는 경우에 상기 입력 주파수 신호가 추가 딜레이 패쓰를 통과하도록 함에 의해 상기 위상검출 페어 중 딜레이 위상검출 신호를 생성함을 특징으로 하는 지연 고정 루프 회로.
  7. 메모리 셀 어레이와;
    상기 메모리 셀 어레이 내의 메모리 셀과 연결된 리드 및 라이트 회로와;
    상기 리드 및 라이트 회로에 외부 클럭에 지연 고정된 내부 클럭을 인가하는 지연 고정 루프와, 상기 지연 고정 루프의 주파수 검출 구간을 설정하기 위한 리셋 신호를 생성하는 딜레이 록 리셋부와, 입력 주파수 신호를 지연하여 복수개의 스트로브 신호들을 생성하고 그 생성된 스트로브 신호들이 상기 입력 주파수 신호의 제1 상태 구간 내에서 모두 위치되어지는 경우에 로우 주파수임을 가리키는 로우 체크신호를 출력하는 주파수 검출기와, 상기 주파수 검출기의 상기 로우 체크신호를 수신할 경우에 코아스 록 윈도우를 가변하기 위한 위상검출 페어를 생성하는 다이렉트 위상 검출기를 구비하는 지연 고정 루프 회로를 구비함을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 주파수 검출기의 상기 스트로브 신호들의 개수는 3개임을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 입력 주파수 신호의 제1 상태 구간은 로직 하이 레벨임을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 3개의 스트로브 신호들 중 제1 및 제2 스트로브 신호들의 구간은 검출을 위한 타겟 주파수의 타임구간을 나타내고, 제2 및 제3 스트로브 신호들의 구간은 듀티 오프셋을 고려한 마지날 딜레이 구간을 나타냄을 특징으로 하는 반도체 메모리 장치.
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