KR101711263B1 - 가변 지연 라인 유닛을 갖는 지연 라인 회로 - Google Patents

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KR101711263B1
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Abstract

지연 라인 회로는 입력 신호를 수신하고 입력 신호를 변형하여 제 1 출력 신호를 생성하도록 구성된 복수의 지연 유닛들을 포함한다. 지연 라인 회는 또한 가변 지연 라인 유닛을 포함하며, 이 가변 지연 라인 유닛은 제 1 출력 신호를 수신하도록 구성된 입력 단부; 제 2 출력 신호를 출력하도록 구성된 출력 단부; 입력 단부와 출력 단부 간의 제 1 라인으로서, 제 1 라인은 제 1 인버터, 제 2 인버터, 제 1 속도 제어 유닛 및 제 3 인버터를 직렬로 포함하는 것인, 제 1 라인; 및 입력 단부와 출력 단부 간의 제 2 라인으로서, 제 2 라인은 제 4 인버터, 제 2 속도 제어 유닛, 제 5 인버터 및 제 6 인버터를 직렬로 포함하는 것인, 제 2 라인을 포함한다. 지연 라인 회로를 또한 제 1 라인 또는 제 2 라인 중 하나를 통해 수신된 제 1 출력 신호를 선택적으로 전송하도록 구성된다.

Description

가변 지연 라인 유닛을 갖는 지연 라인 회로{DELAY LINE CIRCUIT WITH VARIABLE DELAY LINE UNIT}
디바이스 제조자들은 예를 들어, 양질의 성능을 제공하는 집적 회로들을 개발함으로써 소비자들에게 가치와 편의를 제공하도록 촉구되었다. 더블 데이터 레이트 회로들(Double Data Rate circuits)은 데이터 전송에서 적절한 신호 타이밍을 달성하기 위해 지연 라인들 및 지연 데이터 또는 클록 지연들을 이용한다. 지연 라인들은 수신된 입력 신호를 튜닝하는데 이용되는 선형 단계들을 전해준다. 일관되지 않은 단계 변동들 또는 지연은 클록 지터를 증가시킨다.
본 개시의 양상들은 첨부 도면들과 함께 읽혀질 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들이 제 축적대로 그려지진 않는다는 것이 주의되어야 한다. 사실상, 다양한 피처들의 치수들은 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1은 하나 이상의 실시예들에 따라 일관된 단계 지연 변동을 갖는 미세 튜닝 단계들을 제공하도록 구성된 시스템도이다.
도 2는 하나 이상의 실시예들에 따라 로딩 노드들인 고속 제어 유닛들을 갖는 시스템도이다.
도 3은 하나 이상의 실시예들에 따라 일관된 스텝 지연 변동을 갖는 미세 튜닝 단계들을 제공하는 방법의 흐름도이다.
도 4는 실시예가 구현되는 칩 셋 또는 칩을 예시한다.
도 5는 하나 이상의 실시예들에 따라 종래의 고속 DDR 시스템들의 단계 지연 변동에 대해 논의된 시스템의 단계 지연 변동을 비교하는 프리-레이아웃 시뮬레이션 결과들을 예시한다.
다음의 개시는 제공된 청구 대상의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다는 것이 이해될 것이다. 컴포넌트들 및 배열들의 특정한 예들이 본 개시를 단순하게 하기 위해 아래에서 설명된다. 이들은 물론 단지 예들이 뿐이며, 제한하는 것으로 의도되지 않는다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 그 상의 제 1 피처의 형성은 제 1 및 제 2 피처들이 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 및 제 2 피처들이 직접 접촉하지 않을 수 있도록 제 1 및 제 2 피처들 사이에 부가적인 피처들이 형성될 수 있는 실시예들을 또한 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 글자를 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 그 자체가 제시하는 것은 아니다.
마이크로프로세서들 및 메모리들과 같은 고속 동기식 집적 회로는 동작 시에 클록 신호를 면밀히(tightly) 정렬시킨다. 더블 데이터 레이트(Double data rate; "DDR") 동기식 동적 랜덤 액세스 메모리(synchronous dynamic random access memory; "SDRAM")는 클록 동기화가 중요한 애플리케이션이다. 다수의 DDR-SDRAM 컴포넌트들이 데이터 전달을 위해 넓은 대역폭을 생성하도록 시스템 상에 병렬로 배치되는 것이 일반적이다. 데이터 비트들이 정렬되는 것을 보장하기 위해, 각각의 컴포넌트는 그의 출력들을 시스템 클록과 정렬시키도록 클록 동기화 회로를 이용한다.
DDR 애플리케이션들이 시스템 온 어 칩(system on a chip) 설계 시에 보다 대중적이 되고 있기 때문에, 몇몇 DDR 시스템들, 예를 들어, DDR4 시스템들은 대략 3.3 GHz의 데이터 속도들을 달성할 수 있다. DDR 시스템들은 데이터 전송에 있어서 적절한 신호 타이밍을 달성하기 위해 지연 라인들 및 지연 데이터 또는 클록 지연들을 이용한다. 지연 라인들은 수신된 입력 신호를 튜닝하는데 이용되는 선형 단계들을 전해준다. 일관되지 않은 단계 변동들, 또는 지연은 클록 지터를 증가시킨다. 지터는 입력이 일정할 때 출력 상의 위상 에러의 양이며, 이는 노이즈를 신호에 도입한다.
고속 DDR 시스템들은 종종 대강의 튜닝(coarse tuning) 및 미세 튜닝에 의해 튜닝된다. 종래의 고속 DDR 시스템들은 6-8 피코초 범위의 지연을 종종 갖는 단계들을 도입한다. 그러나 6-8 피코초 범위의 단계 지연들은 지연의 크기뿐만 아니라, 각각의 단계의 이들 지연들 간의 상당한 변동이 있기 때문에 지터를 야기한다.
도 1은 하나 이상의 실시예들에 따라 일관된 단계 지연 변동을 갖는 미세 튜닝 단계들을 제공하도록 구성된 시스템(100)도이다.
시스템(100)은 내부 지연 엔진 또는 제어기에 의해 디지털로 제어되는 튜닝 가능한 지연을 제공하도록 구성된다. 시스템(100)은 저속 애플리케이션에 대해 충분히 큰 지연 및 고속 애플리케이션들에 대해 충분히 작은 지연을 제공하도록 구성된다. 예를 들어, 시스템(100)은 약 800MHz 또는 그 미만의 신호 주파수를 갖는 저속 또는 저주파수 신호들 내지 약 3200 MHz 또는 그 초과의 신호 주파수를 갖는 고속 또는 고주파수 신호들에 대해, 그리고 그 사이 어디에서든 튜닝 가능한 지연을 제공할 수 있다. 시스템(100)에 의해 가능하게 되는 튜닝 가능한 지연은 성능 검증 테스트(performance verification test; "PVT") 결합들에 대해 일정한 지연 단계를 제공할 수 있다. 즉, 스테이지 지연은 PVT 의존성을 갖지 않을 수 있다. 적어도 몇몇 실시예들에서, 시스템(100)은 모든 PVT 결합들에 대해 일정한 지연 단계들을 제공한다.
시스템(100)은 지연 라인 제어기(101), 복수의 지연 유닛들(103a, 103n)(집합적으로 "지연 유닛(103)"으로서 지칭됨) 및 가변 지연 라인 유닛(105)을 포함한다. 복수의 지연 유닛들(103)은 입력 신호(107)를 수신하고 입력 신호(107)를 지연함으로써 제 1 출력 신호(109)를 생성하도록 입력 신호를 변형하기 위해 구성된다. 복수의 지연 유닛들(103)은 제 1 출력 신호(109)를 생성하는 도중에 입력 신호(107)를 선택적으로 인버팅 또는 중계하도록 구성된다. 지연 라인 제어기(101)는 입력 신호(107)가 선택적으로, 제 1 출력 신호(109)를 생성하기 위해 복수의 지연 유닛들(103) 중 특정한 수의 지연 유닛에 의해 수신되고, 프로세싱되고 출력되게 하도록 구성된다.
예를 들어, 지연 라인 제어기(101)가, 입력 신호(107)로 하여금, 지연 유닛들(103a 및 103b)을 통해 전송되게 하는 경우, 입력 신호(107)는 지연 유닛(103a)에 의해 데이터 하이(즉, H) 위상으로부터 데이터 로우(즉, L) 위상으로 인버팅되고, 바로 그 위상, 즉 L 위상으로 지연 유닛(103b)에 의해 지연 유닛(103a)으로 역으로 중계된다. 지연 유닛(103a)은 이어서 L 위상으로부터 H 위상으로 입력 신호(107)를 인버팅하고 출력 신호(109)가 생성된다. 출력 신호(109)는 예를 들어, 2개의 지연 유닛들(103)을 통과함으로써 지연된다. 대안적으로, 지연 라인 제어기(101)는, 입력 신호(107)가 지연 유닛들(103a, 103b 및 103c(시스템(100)은 n개의 지연 유닛들을 포함하도록 구성 가능하기 때문에 도시되지 않음))을 통해 전송되게 하는 경우, 입력 신호(107)는 지연 유닛(103a)에 의해 H 위상으로부터 L 위상으로 인버팅되고, 지연 유닛(103b)에 의해 L 위상으로부터 H 위상으로 인버팅되고, 바로 그 위상, 즉 H 위상으로 지연 유닛(103c)에 의해 지연 유닛(103b)으로 중계된다. 지연 유닛(103b)은 이어서 H 위상으로부터 L 위상으로 입력 신호(107)를 인버팅하고, 지연 유닛(103a)은 L 위상으로부터 H 위상으로 입력 신호(107)를 인버팅한다. 제 1 출력 신호(109)는 이에 따라 생성된다. 지연 유닛들(103a-103c)을 통과하는 제 1 출력 신호(109)는, 입력 신호(107)가 3개의 지연 유닛들(103)을 통과하기 때문에 이전의 예에 비교하면 추가로 지연된다.
가변 지연 라인 유닛(105)은 제 1 출력 신호(109)를 수신하도록 구성된다. 가변 지연 라인 유닛(105)은 제 1 출력 신호(109)를 수신하도록 구성된 입력 단부(111)를 포함한다. 가변 지연 라인 유닛(105)은 또한 제 2 출력 신호(115)를 출력하도록 구성된 출력 단부(113)를 포함한다. 가변 지연 라인 유닛(105)은 추가로 입력 단부(111)와 출력 단부(113) 간의 제 1 라인(117)을 포함하고, 제 1 라인은 제 1 인버터(119), 제 2 인버터(121), 제 1 속도 제어 유닛(123) 및 제 3 인버터(125)를 직렬로 포함한다. 가변 지연 라인 유닛(105)은 부가적으로 입력 단부(111)와 출력 단부(113) 간의 제 2 라인(127)을 포함하고, 제 2 라인(127)은 제 4 인버터(129), 제 2 속도 제어 유닛(131), 제 5 인버터(133) 및 제 6 인버터(135)를 직렬로 포함한다.
지연 라인 제어기(101)는 입력 신호(107)가 짝수 또는 홀수 지연 유닛들(103)을 통과했다는 결정에 기초하여 제 1 라인(117) 또는 제 2 라인(127)을 통과하게 제 1 출력 신호(109)를 지향하도록 제 1 인버터(119), 제 2 인버터(121), 제 3 인버터(125), 제 4 인버터(129), 제 5 인버터(133) 및 제 6 인버터(135)의 동작을 제어함으로써 제 1 라인(117) 또는 제 2 라인(127) 중 어느 하나를 통해 제 1 출력 신호(109)가 선택적으로 전송되게 하도록 구성된다.
몇몇 실시예들에서, 가변 지연 라인 유닛(105)은 선택적으로, 지연 라인 제어기(101)로부터 수신된 명령에 기초하여 제 1 라인(117) 또는 제 2 라인(127) 중 하나를 통해, 수신된 제 1 출력 신호(109)가 선택적으로 전송되게 하도록 구성된 스위치(137)를 포함한다. 지연 제어기(101)는 입력 신호(107)가 짝수 또는 홀수의 지연 유닛들(103)을 통과하였다는 결정에 기초하여 제 1 라인(117) 또는 제 2 라인(127)을 통해, 수신된 제 1 출력 신호(109)를 전송하도록 스위치(137)를 작동시킨다.
몇몇 실시예들에서, 제 1 속도 제어 유닛(123) 및 제 2 속도 제어 유닛(131)은 패스 게이트들(pass gates)이다. 다른 실시예들에서, 제 1 속도 제어 유닛(123) 및 제 2 속도 제어 유닛은 제 1 라인(117) 또는 제 2 라인(127)을 통해 전송되는 신호에 전압을 공급하도록 구성된 로딩 노드들이다. 예를 들어, 지연 라인 제어기(101)는, 몇몇 실시예들에서, 제 1 속도 제어 유닛(123) 또는 제 2 속도 제어 유닛(131)이 제 1 속도 제어 유닛(123) 또는 제 2 속도 제어 유닛(131)에 미리 결정된 전압을 공급하기 위해 로직 [1] 또는 로직 [0]이 되게 하며, 이는 결국 제 1 라인(117) 또는 제 2 라인(121)의 저항이 가변 지연 라인 유닛(105)을 통해 전송되는 제 1 출력 신호(109)의 속도를 증가 또는 감소시키게 한다.
지연 라인 제어기(101)는, 가변 지연 라인 유닛(105)과 함께, 미세 튜닝 모드에서, 제 2 출력 신호(115)가 다수의 미세 튜닝 단계들을 갖게 하도록 구성되며, 각각의 미세 튜닝 단계는 특정한 일정한 시간 지연 만큼 이전의 미세 튜닝 단계로부터 지연된다. 예를 들어, 몇몇 실시예들에서, 제 2 출력 신호(115)를 생성하는 도중에 입력 신호(107)의 대강의 튜닝은 하나의 단계를 산출한다. 대강의 튜닝의 하나의 단계는 미세 튜닝 모드에서 8개의 단계들로 분해된다. 미세 튜닝 모드에서 단계들 중 임의의 단계 간의 특정된 일정한 시간 지연은 약 2 피코초 내지 약 3 피코초의 범위에 있다. 유사하게, 동일한 시간 지연은 제 2 출력 신호(115)에서 8개의 단계들의 마지막 단계와 8개의 단계들의 다음 세트의 다음 제 1 단계 간에 발생한다. 몇몇 실시예들에서, 특정된 일정한 시간 지연은 약 2 피코초 내지 약 3 피코초의 범위의 특정한 값이다. 다른 실시예들에서, 특정된 일정한 시간 지연은 꾸준히 약 2 피코초 내지 약 3 피코초의 범위 내에 있는 임의의 값이다. 약 2 피코초 내지 약 3 피코초의 특정한 범위 내의 일정한 시간 지연은 저속 및 고속 데이터 레이트들에 적합한 시간 지연을 제공한다. 부가적으로, 2 내지 3 피코초 범위 내에 있는 단계 지연을 갖는 것은, 만약 있다면, 시스템(100) 종래의 고속 DDR 시스템에 비해 각각의 미세 튜닝 단계 간의 변동을 감소시키는 것을 가능하게 한다. 예를 들어, 몇몇 실시예들에서, 단계 지연의 임의의 변동이 미세 튜닝 단계 간에 발생하는 경우, 이러한 변동은 0.5 피코초와 약 1.0 피코초 사이이다.
시스템(100)의 단계 지연 변동을 2개의 종래의 고속 DDR 시스템들의 단계 지연 변동에 비교하는 프리-레이아웃 시뮬레이션(pre-layout simulation)은 위에서 언급된 것들과 같이, 시스템(100)의 프리-레이아웃 시뮬레이션에 대한 최소 및 최대 단계 지연들 간에 약 0.8 피코초의 단계 지연 변동을 산출한다. 그러나 동일한 테스트 조건들 하에서 2개의 시뮬레이팅된 종래의 고속 DDR 시스템에 대한 단계 지연은 최대 및 최소 단계 지연들 사이에서, 제 1 종래의 고속 DDR 시스템에 대해 약 2.2 피코초 및 제 2 종래의 고속 DDR 시스템에 대해 약 2.3 피코초였다. 시스템(100)은, 논의된 시뮬레이션에서, 이에 따라 종래의 고속 DDR 시스템들에 비해 단계 지연 변동에 있어서 36.4% 개선들을 산출하였으며, 이는 미세 튜닝 모드에서 시스템(100)의 미세 튜닝 단계들 간의 단계 지연이 종래의 고속 DDR 시스템들의 미세 튜닝 단계들 간의 단계 지연보다 더 일정하여 지터를 감소 또는 제거한다는 것을 나타낸다. 논의된 프리-레이아웃 시뮬레이션의 결과들은 도 5에서 예시된다. 논의된 시뮬레이션은 0.85V의 슬로우 슬로우(slow slow; SS) 프로세스 코너에 대해 수행되었다.
프리-레이아웃 및 포스트-레이아웃 시뮬레이션들은 다른 프로세스 코너들(예를 들어, 패스트 슬로우(fast slow) 및 슬로우 패스트), SS 프로세스 코너, 및 다른 로딩들에 대해 유사하게 실행된다. 다른 프리-레이아웃 및 포스트-레이아웃 시뮬레이션들은, 종래의 고속 DDR 시스템들에 대한 단계 변동이 악화되는 반면에, 시스템(100)에 대한 단계 지연 변동은 논의된 0.5 피코초 내지 1.0 피코초 범위 내로 유지되거나 종래의 고속 DDR 시스템에 비해 추가로 개선된다는 것을 표시한다. 따라서 시스템(100)은 종래의 고속 DDR 시스템들에 비교하면 프로세스, 전압, 온도(process, voltage, temperature; PVT) 독립성을 나타내고, 더 빠른 속도들로 시뮬레이팅될 때 종래의 고속 DDR 시스템들에 비해 추가로 개선된다.
도 2는 하나 이상의 실시예들에 따라 로딩 노드들인 속도 제어 유닛들을 갖는 시스템(200)의 도면이다.
시스템(100)(도 1)에 대해 논의된 피처들 대부분을 포함하는 시스템(200)은 일관된 단계 지연 변동을 갖는 미세 튜닝 단계들을 제공하도록 구성된다. 이 예에서, 제 1 라인(117) 또는 제 2 라인(127) 중 어느 하나를 통해 전송된 제 1 출력 신호(109)는 입력 단부(111)와 출력 단부(113) 간의 로딩 노드들(201 또는 203)을 통과한다. 지연 라인 제어기(101)는 제 2 출력 신호(115)를 생성하는 도중에 가변 지연 라인 유닛(105)을 통해 전송된 제 1 출력 신호(109)에 특정된 전압을 공급하도록 제어 신호(ctl 또는 ctlb)를 통해 로딩 노드(201 또는 203)에 명령을 전송한다.
도 3은 하나 이상의 실시예들에 따라 일관된 단계 지연 변동을 갖는 미세 튜닝 단계들을 제공하는 방법(300)의 흐름도이다. 방법(300)은 프로세서(403)와 같은 프로세서 또는 지연 라인 제어기(101)(도 1)와 같이 도 4에서 논의된 칩 셋(400)에서 구현되는 제어 모듈이, 지연 라인 제어기로부터 수신된 제 1 명령에 기초하여 제 1 출력 신호를 생성하기 위해 복수의 지연 유닛들에 의해 수신된 입력 신호를 선택적으로 인버팅 또는 중계하기 위한 명령을 실행하는 단계(301)에서 시작한다. 입력 신호는 지연 라인 제어기로부터 수신된 제 1 명령에 기초하여 제 1 출력 신호를 생성하도록 복수의 지연 유닛들 중 특정한 수의 지연 유닛에 의해 수신, 프로세싱 및 출력된다.
단계(305)에서, 제 1 출력 신호는 제 1 출력 신호를 수신하고 제 1 출력 신호를 변형하여 제 2 출력 신호를 생성하도록 구성된 가변 지연 라인 유닛으로 전송된다.
단계(307)에서, 복수의 지연 유닛들 중 특정한 수의 지연 유닛이 짝수 또는 홀수인지에 관한 결정이 내려진다.
단계(307)에서, 수신된 제 1 출력 신호는 지연 라인 제어기로부터 수신된 제 2 명령에 기초하여 가변 지연 라인 유닛의 제 1 라인 또는 제 2 라인 중 하나를 통해 선택적으로 전송된다. 제 1 라인 또는 제 2 라인을 통해 수신된 제 1 출력 신호를 전송하기 위한 제 2 명령은, 입력 신호가 짝수 또는 홀수의 지연 유닛들을 통과하였다는 결정에 기초한다. 제 1 라인은 제 1 인버터, 제 2 인버터, 제 1 속도 제어 유닛 및 제 3 인버터를 직렬로 포함한다. 제 2 라인은 제 4 인버터, 제 2 속도 제어 유닛, 제 5 인버터 및 제 6 인버터를 직렬로 포함한다.
몇몇 실시예들에서, 제 1 속도 제어 유닛 및 제 2 속도 제어 유닛은 패스 게이트들이다. 다른 실시예들에서, 제 1 속도 제어 유닛 및 제 2 속도 제어 유닛은 로딩 노드들이다. 따라서, 프로세스(300)는 전압이 제 1 라인 또는 제 2 라인을 통해 전송된 신호에 선택적으로 공급되는 단계(309)를 선택적으로 포함한다.
단계(311)에서, 입력 신호는 가변 지연 라인 유닛이 다수의 미세 튜닝 단계들을 갖는 제 2 출력 신호를 출력하게 함으로써 미세 튜닝되며, 각각의 미세 튜닝 단계는 특정된 일정한 시간 지연 만큼 이전의 미세 지연 단계로부터 지연된다. 특정된 일정한 시간 지연은 약 2 피코초 내지 약 3 피코초의 범위이다.
일관된 단계 지연 변동을 갖는 미세 튜닝 단계들을 제공하기 위해 본 명세서에서 설명된 프로세스들은 소프트웨어, 하드웨어, 펌웨어 또는 소프트웨어 및/또는 펌웨어 및/또는 하드웨어의 결합을 통해 유리하게 구현될 수 있다. 예를 들어, 본 명세서에서 설명된 프로세스들은 프로세서(들), 디지털 신호 프로세싱(Digital Signal Processing; DSP) 칩, 주문형 집적 회로(Application Specific Integrated Circuit; ASIC), 필드 프로그래밍 가능한 게이트 어레이들(Field Programmable Gate Arrays; FPGA들) 등을 통해 유리하게 구현될 수 있다. 설명된 기능들을 수행하기 위한 이러한 예시적인 하드웨어는 아래에서 상세히 설명된다.
도 4는 실시예가 구현되는 칩 셋 또는 칩(400)을 예시한다. 칩 셋(400)은 본 명세서에서 설명된 바와 같은 일관된 단계 지연 변동을 갖는 미세 튜닝 단계들을 제공하도록 프로그래밍되고, 예를 들어, 버스(401), 프로세서(403), 메모리(405), DSP(407) 및 ASIC(409) 컴포넌트들을 포함한다.
프로세서(403) 및 메모리(405)는 하나 이상의 물리적 패키지들(예를 들어, 칩들)에 포함된다. 예로서, 물리적 패키지는 물리적 세기, 크기의 보존 및/또는 전기적 상호작용의 제한과 같은 하나 이상의 특성들을 제공하기 위해 구조적 어셈블리(예를 들어, 베이스보드) 상의 하나 이상의 물질들, 컴포넌트들 및/또는 와이어들의 배열을 포함한다. 특정한 실시예들에서, 칩 셋(400)은 단일 칩에 구현된다는 것이 고려된다. 특정한 실시예들에서, 칩 셋 또는 칩(400)은 단일 "시스템 온 어 칩(system on a chip)"으로서 구현된다는 것이 추가로 고려된다. 특정한 실시예들에서, 예를 들어, 별개의 ASIC가 이용되지 않을 것이고, 본 명세서에서 개시된 모든 관련된 기능들은 프로세서 또는 프로세서들, 예를 들어, 프로세서(403)에 의해 수행될 것이라는 것이 추가로 고려된다. 칩 셋 또는 칩(400) 또는 그의 부분은 일관된 단계 지연 변동을 갖는 미세 튜닝 단계들을 제공하는 하나 이상의 단계들을 수행하기 위한 매커니즘을 구성한다.
하나 이상의 실시예들에서, 칩 셋 또는 칩(400)은 칩 셋(400)의 컴포넌트들 간에 정보를 전달하기 위한 버스(401)와 같은 통신 매커니즘을 포함한다. 프로세서(403)는 예를 들어, 메모리(405)에 저장된 명령을 실행하고 정보를 프로세싱하도록 버스(401)에 대한 연결성을 갖는다. 몇몇 실시예들에서, 프로세서(403)는 또한 하나 이상의 디지털 신호 프로세서들(DSP)(407), 또는 하나 이상의 주문형 집적 회로들(ASIC)(409)과 같이 특정한 프로세싱 기능들 및 작업들을 수행하기 위해 하나 이상의 특별 컴포넌트들을 수반한다. DSP(407)는 통상적으로 프로세서(403)에 독립적으로, 실시간으로 실-세계 신호들(예를 들어, 사운드)을 프로세싱하도록 구성된다. 유사하게, ASIC(409)는 보다 많은 범용 프로세서에 의해 쉽게 수행되지 않는 특별 기능들을 수행하도록 구성 가능하다. 본 명세서에서 설명된 기능들을 수행하는데 도움을 주기 위한 다른 특별 컴포넌트들은 선택적으로, 하나 이상의 필드 프로그래밍 가능한 게이트 어레이들(FPGA), 하나 이상의 제어기들, 또는 하나 이상의 다른 특수-목적 컴퓨터 칩들을 포함한다.
하나 이상의 실시예들에서, 프로세서(또는 다수의 프로세서들)(403)는 일관된 단계 지연 변동을 갖는 미세 튜닝 단계들을 제공하는 것과 관련된 컴퓨터 프로그램 코드에 의해 특정된 바와 같이 정보에 관한 동작들의 세트를 수행한다. 컴퓨터 프로그램 코드는 특정된 기능들을 수행하도록 프로세서 및/또는 컴퓨터 시스템의 동작에 대한 명령들 또는 명령들을 제공하는 스테이트먼트들의 세트이다.
프로세서(403) 및 수반 컴포넌트들은 버스(401)를 통해 메모리(405)에 대한 연결성을 갖는다. 메모리(405)는, 실행될 때, 일관된 단계 지연 변동을 갖는 미세 튜닝 단계들을 제공하기 위해 본 명세서에서 설명된 단계들을 수행하는 실행 가능한 명령들을 저장하기 위해 동적 메모리(예를 들어, RAM, 자기 디스크, 기록 가능한 광학 디스크 등) 및 정적 메모리(예를 들어, ROM, CD-ROM 등) 중 하나 이상을 포함한다. 메모리(405)는 또한 단계들의 실행에 의해 생성되거나 이와 연관되는 데이터를 저장한다.
하나 이상의 실시예들에서, 랜덤 액세스 메모리(random access memory; RAM) 또는 임의의 다른 동적 저장 디바이스와 같은 메모리(405)는 일관된 단계 지연 변동을 갖는 미세 튜닝 단계들을 제공하기 위한 프로세서 명령들을 포함하는 정보를 저장한다. 동적 메모리는, 본 명세서에 저장된 정보가 시스템(100)에 의해 변경되도록 허용한다. RAM은 메모리 어드레스라 불리는 위치에 저장된 정보의 유닛이 이웃 어드레스들의 정보와 독립적으로 저장되고 검색되도록 허용한다. 메모리(405)는 또한 프로세서 명령들의 실행 동안 임시 값들을 저장하도록 프로세서(403)에 의해 이용된다. 다양한 실시예들에서, 메모리(405)는 시스템(100)에 의해 변경되지 않는 판독 전용 메모리(read only memory; ROM) 또는 명령들을 포함하는 정적 정보를 저장하기 위해 버스(401)에 커플링되는 임의의 다른 정적 저장 디바이스이다. 몇몇 메모리는 전력이 손실될 때 거기에 저장된 정보를 손실하는 휘발성 저장으로 구성된다. 몇몇 실시예들에서, 메모리(405)는 시스템(100)이 턴 오프되거나 그렇지 않고 전력을 손실할 때조차 지속되는, 명령들을 포함한 정보를 저장하기 위한 비-휘발성(지속) 저장 디바이스, 이를 테면, 자기 디스크, 광학 디스크 또는 플래시 카드이다.
본 명세서에서 이용되는 바와 같은 용어 "컴퓨터-판독 가능한 매체"는 실행을 위한 명령들을 비롯해서, 프로세서(403)에 정보를 제공하는데 참여하는 임의의 매체를 지칭한다. 이러한 매체는 컴퓨터-판독 가능한 저장 매체(예를 들어, 비-휘발성 매체들, 휘발성 매체들)을 포함(그러나 이것으로 제한되지 않음)하는 다수의 형태들을 취할 수 있다. 비-휘발성 매체들은 예를 들어, 광학 또는 자기 디스크들을 포함한다. 휘발성 매체들은 예를 들어, 동적 메모리를 포함한다. 흔한 형태의 컴퓨터-판독 가능한 매체들은 예를 들어, 플로피 디스크, 플랙서블 디스크, 하드 디스크, 자기 테이프, 임의의 다른 자기 매체, CD-ROM, CDRW, DVD, 임의의 다른 광학 매체, 천공 카드들, 페이퍼 테이프, 광학 마크 시트들, 홀들의 패턴 또는 다른 광학적으로 인식 가능한 표시들을 갖는 임의의 다른 물리적 매체, RAM, PROM, EPROM, FLASH-EPROM, EEPROM, 플래시 메모리, 임의의 다른 메모리 칩 또는 카트리지, 또는 컴퓨터가 판독할 수 있는 다른 매체를 포함한다. 컴퓨터-판독 가능한 저장 매체란 용어는 컴퓨터-판독 가능한 매체를 지칭하는 것으로 본 명세서에서 이용된다.
이 설명의 일 양상은 지연 라인 회로에 관한 것이며, 이 지연 라인 회로는 입력 신호를 수신하고 입력 신호를 변형하여 제 1 출력 신호를 생성하도록 구성된 복수의 지연 유닛들을 포함하고 복수의 지연 유닛들은 지연 제어기로부터 수신된 제 1 명령에 기초하여 제 1 출력 신호를 생성하는 도중에 입력 신호를 선택적으로 인버팅 또는 중계하도록 구성된다. 지연 라인 회로는 또한 제 1 출력 신호를 수신하도록 구성된 가변 지연 라인 유닛을 포함한다.
가변 지연 라인 유닛은 제 1 출력 신호를 수신하도록 구성된 입력 단부를 포함한다. 가변 지연 라인 유닛은 또한 제 2 출력 신호를 출력하도록 구성된 출력 단부를 포함한다. 가변 지연 라인 유닛은 추가로 입력 단부와 출력 단부 간의 제 1 라인을 포함하고, 제 1 라인은 제 1 인버터, 제 2 인버터, 제 1 속도 제어 유닛 및 제 3 인버터를 직렬로 포함한다. 가변 지연 라인 유닛은 부가적으로 입력 단부와 출력 단부 간의 제 2 라인을 포함하고 제 2 라인은 제 4 인버터, 제 2 속도 제어 유닛, 제 5 인버터 및 제 6 인버터를 직렬로 포함한다. 수신된 제 1 출력 신호는 지연 라인 제어기로부터 수신된 제 2 명령에 기초하여 제 1 라인 또는 제 2 라인 중 하나를 통해 선택적으로 전송된다.
이 설명의 다른 양상은 장치에 관한 것이며, 이 장치는 지연 라인 제어기, 복수의 지연 유닛들 및 가변 지연 라인 유닛을 포함한다. 복수의 지연 유닛들은 입력 신호를 수신하고 입력 신호를 변형하여 제 1 출력 신호를 생성하도록 구성되고, 지연 라인 제어기는 입력 신호가 복수의 지연 유닛들 중 특정된 수의 지연 유닛들에 의해 선택적으로 수신되고, 프로세싱되고 출력되게 하여 제 1 출력 신호를 생성하도록 구성된다. 가변 지연 라인 유닛은 제 1 출력 신호를 수신하도록 구성된다.
가변 지연 라인 유닛은 제 1 출력 신호를 수신하도록 구성된 입력 단부를 포함한다. 가변 지연 라인 유닛은 또한 제 2 출력 신호를 출력하도록 구성된 출력 단부를 포함한다. 가변 지연 라인 유닛은 추가로 입력 단부와 출력 단부 간의 제 1 라인을 포함하고, 제 1 라인은 제 1 인버터, 제 2 인버터, 제 1 속도 제어 유닛 및 제 3 인버터를 직렬로 포함한다. 가변 지연 라인 유닛은 부가적으로 입력 단부와 출력 단부 간의 제 2 라인을 포함하고 제 2 라인은 제 4 인버터, 제 2 속도 제어 유닛, 제 5 인버터 및 제 6 인버터를 직렬로 포함한다. 수신된 제 1 출력 신호는 지연 라인 제어기로부터 수신된 제 2 명령에 기초하여 제 1 라인 또는 제 2 라인 중 하나를 통해 선택적으로 전송된다.
이 설명의 또 다른 양상은 방법에 관한 것이며, 이 방법은 지연 라인 제어기로부터 수신된 제 1 명령에 기초하여 제 1 출력 신호를 생성하도록 복수의 지연 라인들에 의해 수신된 입력 신호를 선택적으로 인버팅 또는 중계하는 단계를 포함한다. 이 방법은 또한 제 1 출력 신호를 수신하고 제 1 출력 신호를 변형하여 제 2 출력 신호를 생성하도록 구성된 가변 지연 라인 유닛에 제 1 출력 신호를 전송하는 단계를 포함한다. 이 방법은 추가로 지연 라인 제어기로부터 수신된 제 2 명령에 기초하여 가변 지연 라인 유닛의 제 1 라인 또는 제 2 라인 중 하나를 통해 수신된 제 1 출력 신호를 선택적으로 전송하는 단계를 포함하고, 제 1 라인은 제 1 인버터, 제 2 인버터, 제 1 속도 제어 유닛 및 제 3 인버터를 직렬로 포함하고 제 2 라인은 제 4 인버터, 제 2 속도 제어 유닛, 제 5 인버터 및 제 6 인버터를 직렬로 포함한다. 입력 신호는 지연 라인 제어기로부터 수신된 제 1 명령에 기초하여 제 1 출력 신호를 생성하도록 복수의 지연 유닛들 중 특정된 수의 지연 유닛에 의해 수신되고, 프로세싱되고 출력된다.
위에서는 당업자들이 본 개시의 양상들을 더 잘 이해할 수 있도록 몇 개의 실시예들의 피처들을 약술하였다. 당업자는 이들이 본 명세서에서 도입된 실시예들의 동일한 이점들을 달성하고 및/또는 동일한 목적을 수행하기 위한 다른 프로세스들 및 구조를 설계 또는 변형하기 위한 토대로서 본 개시를 쉽게 이용할 수 있다는 것을 인지해야 한다. 당업자들은 또한 이러한 등가의 구조들이 본 개시의 사상 및 범위로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범위로부터 벗어남 없이 여기서 다양한 변경들, 교체들 및 변형들을 가할 수 있다는 것을 깨달을 것이다.

Claims (10)

  1. 지연 라인 회로로서,
    입력 신호를 수신하고 상기 입력 신호를 변형하여 제 1 출력 신호를 생성하도록 구성된 복수의 지연 유닛들로서, 상기 복수의 지연 유닛들은 지연 라인 제어기로부터 수신된 제 1 명령에 기초하여 상기 제 1 출력 신호를 생성하는 도중에 상기 입력 신호를 선택적으로 인버팅 또는 중계하도록 구성되는 것인, 복수의 지연 유닛들; 및
    상기 제 1 출력 신호를 수신하도록 구성된 가변 지연 라인 유닛을 포함하고,
    상기 가변 지연 라인 유닛은,
    상기 제 1 출력 신호를 수신하도록 구성된 입력 단부;
    제 2 출력 신호를 출력하도록 구성된 출력 단부;
    상기 입력 단부와 상기 출력 단부 간의 제 1 라인으로서, 상기 제 1 라인은 제 1 인버터, 제 2 인버터, 제 1 속도 제어 유닛 및 제 3 인버터를 직렬로 포함하는 것인, 제 1 라인; 및
    상기 입력 단부와 상기 출력 단부 간의 제 2 라인으로서, 상기 제 2 라인은 제 4 인버터, 제 2 속도 제어 유닛, 제 5 인버터 및 제 6 인버터를 직렬로 포함하는 것인, 제 2 라인을 포함하고,
    수신된 제 1 출력 신호는 상기 지연 라인 제어기로부터 수신된 제 2 명령에 기초하여 상기 제 1 라인 또는 상기 제 2 라인 중 하나를 통해 선택적으로 전송되는 것인, 지연 라인 회로.
  2. 제 1 항에 있어서, 상기 입력 신호는 상기 지연 라인 제어기로부터 수신된 제 1 명령에 기초하여 상기 제 1 출력 신호를 생성하도록 상기 복수의 지연 유닛들 중 특정된 수의 지연 유닛들에 의해 수신되고, 프로세싱되며, 출력되는 것인, 지연 라인 회로.
  3. 제 2 항에 있어서, 상기 제 2 명령은, 상기 입력 신호가 짝수 또는 홀수의 지연 유닛들을 통과했다는 결정에 기초하여 상기 수신된 제 1 출력 신호가, 상기 제 1 라인 또는 상기 제 2 라인을 통해 전송되게 하는 것인, 지연 라인 회로.
  4. 제 1 항에 있어서, 상기 제 1 속도 제어 유닛 및 상기 제 2 속도 제어 유닛은 패스 게이트들인 것인, 지연 라인 회로.
  5. 제 1 항에 있어서, 상기 제 1 속도 제어 유닛 및 상기 제 2 속도 제어 유닛은 상기 제 1 라인 또는 상기 제 2 라인을 통해 전송되는 신호에 전압을 공급하도록 구성되는 로딩 노드들인 것인, 지연 라인 회로.
  6. 제 1 항에 있어서, 미세 튜닝 모드에서, 상기 가변 지연 라인 유닛은 상기 제 2 출력 신호가 다수의 미세 튜닝 단계들을 갖게 하도록 구성되고, 각각의 미세 튜닝 단계는 특정된 일정한 시간 지연 만큼 이전의 미세 지연 단계로부터 지연되는 것인, 지연 라인 회로.
  7. 제 6 항에 있어서, 상기 특정된 일정한 시간 지연은 2 피코초 내지 3 피코초의 범위인 것인, 지연 라인 회로.
  8. 장치로서,
    지연 라인 제어기;
    입력 신호를 수신하고 상기 입력 신호를 변형하여 제 1 출력 신호를 생성하도록 구성되는 복수의 지연 유닛들로서, 상기 지연 라인 제어기는 상기 제 1 출력 신호를 생성하도록 상기 입력 신호가 상기 복수의 지연 유닛들 중 특정된 수의 지연 유닛들에 의해 선택적으로 수신되고, 프로세싱되며, 출력되게 하도록 구성되는 것인, 복수의 지연 유닛들;
    상기 제 1 출력 신호를 수신하도록 구성된 가변 지연 라인 유닛을 포함하고,
    상기 가변 지연 라인 유닛은,
    상기 제 1 출력 신호를 수신하도록 구성된 입력 단부;
    제 2 출력 신호를 출력하도록 구성된 출력 단부;
    상기 입력 단부와 상기 출력 단부 간의 제 1 라인으로서, 상기 제 1 라인은 제 1 인버터, 제 2 인버터, 제 1 속도 제어 유닛 및 제 3 인버터를 직렬로 포함하는 것인, 제 1 라인; 및
    상기 입력 단부와 상기 출력 단부 간의 제 2 라인으로서, 상기 제 2 라인은 제 4 인버터, 제 2 속도 제어 유닛, 제 5 인버터 및 제 6 인버터를 직렬로 포함하는 것인, 제 2 라인을 포함하고,
    수신된 제 1 출력 신호는 상기 지연 라인 제어기로부터 수신된 명령에 기초하여 상기 제 1 라인 또는 상기 제 2 라인 중 하나를 통해 선택적으로 전송되는 것인, 장치.
  9. 방법으로서,
    지연 라인 제어기로부터 수신된 제 1 명령에 기초하여 제 1 출력 신호를 생성하도록 복수의 지연 라인들에 의해, 수신된 입력 신호를 선택적으로 인버팅 또는 중계하는 단계;
    상기 제 1 출력 신호를 수신하고 상기 제 1 출력 신호를 변형하여 제 2 출력 신호를 생성하도록 구성된 가변 지연 라인 유닛에 상기 제 1 출력 신호를 전송하는 단계; 및
    상기 지연 라인 제어기로부터 수신된 제 2 명령에 기초하여 상기 가변 지연 라인 유닛의 제 1 라인 또는 제 2 라인을 통해, 수신된 제 1 출력 신호를 선택적으로 전송하는 단계를 포함하고,
    상기 제 1 라인은 제 1 인버터, 제 2 인버터, 제 1 속도 제어 유닛 및 제 3 인버터를 직렬로 포함하고,
    상기 제 2 라인은 제 4 인버터, 제 2 속도 제어 유닛, 제 5 인버터 및 제 6 인버터를 직렬로 포함하고,
    상기 입력 신호는 상기 지연 라인 제어기로부터 수신된 제 1 명령에 기초하여 상기 제 1 출력 신호를 생성하도록 상기 복수의 지연 유닛들 중 특정된 수의 지연 유닛에 의해 수신되고, 프로세싱되며, 출력되는 것인, 방법.
  10. 제 9 항에 있어서,
    상기 복수의 지연 유닛들 중 특정된 수의 지연 유닛이 짝수 또는 홀수인지를 결정하는 단계를 더 포함하고,
    상기 제 1 라인 또는 상기 제 2 라인을 통해, 상기 수신된 제 1 출력 신호를 전송하기 위한 제 2 명령은 상기 입력 신호가 홀수 또는 짝수의 지연 유닛들을 통과했다는 결정에 기초하는 것인, 방법.
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