CN114584112A

CN114584112A - 延迟电路

Info

Publication number: CN114584112A
Application number: CN202011383371.4A
Authority: CN
Inventors: 不公告发明人
Original assignee: Shanghai Cambricon Information Technology Co Ltd
Current assignee: Shanghai Cambricon Information Technology Co Ltd
Priority date: 2020-11-30
Filing date: 2020-11-30
Publication date: 2022-06-03

Abstract

本公开涉及一种延迟电路，包括第一缓冲器、第二缓冲器、绕线及选择器。第一缓冲器用以缓冲输入信号，以产生所述第一中间信号。第二缓冲器，用以缓冲所述输入信号，以产生所述第二中间信号。绕线用以延迟第一中间信号，以产生延迟信号。选择器用以选择所述延迟信号或所述第二中间信号为输出信号。本公开通过调整绕线长度，可以实现高精度时序延迟。

Description

延迟电路

技术领域

本公开一般地涉及芯片工艺测试领域。更具体地，本公开涉及一种用来测试芯片工艺误差的高精度数字延迟电路。

背景技术

随着半导体工艺的发展，芯片制程已进入了纳米级别，虽然使得芯片具有更多的功能以及更高的性能，但同时也大大增加了电路复杂度，尤其是芯片对工艺缺陷、材料缺陷、寿命缺陷等工艺制程偏差以及电压、温度等环境变化越来越敏感，因此需要一些高精度的测试电路来评估当工艺偏差发生时对时序的影响。

现有技术的某些测试电路会通过串联多个数字延迟电路，来引入时序电路间的延迟差异，目前常用的延迟电路是采用控制信号延迟电路的导通和回环，这样的延迟电路在不同的工艺环境下，一般所能产生延迟也就在十几皮秒左右，无法支撑高精度的时序分析。

因此，一种高精度的延迟电路是迫切需要的。

发明内容

为了至少部分地解决背景技术中提到的技术问题，本公开的方案提供了一种高精度的数字延迟电路。

在一个方面中，本公开揭露一种延迟电路，包括第一绕线、第二绕线及选择器。第一绕线具有第一线长，用以延迟第一输入信号，以产生第一延迟信号。第二绕线具有第二线长，用以延迟第二输入信号，以产生第二延迟信号。选择器用以选择所述第一延迟信号或所述第二延迟信号为输出信号。其中所述第一线长与所述第二线长呈特定比例。

在另一个方面，本公开揭露一种延迟电路，包括第一缓冲器、第二缓冲器、绕线及选择器。第一缓冲器用以缓冲输入信号，以产生所述第一中间信号。第二缓冲器，用以缓冲所述输入信号，以产生所述第二中间信号。绕线用以延迟第一中间信号，以产生延迟信号。选择器用以选择所述延迟信号或所述第二中间信号为输出信号。

本公开通过调整绕线长度，可以弹性地决定时序延迟，进而实现高精度的要求。

附图说明

通过参考附图阅读下文的详细描述，本公开示例性实施方式的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例性而非限制性的方式示出了本公开的若干实施方式，并且相同或对应的标号表示相同或对应的部分其中：

图1是示出本公开实施例的延迟电路的示意图；

图2是示出本公开实施例的环形状绕线方式的示意图；

图3A是示出本公开实施例的栅栏状绕线方式的示意图；

图3B是示出本公开实施例的方阵状绕线方式的示意图；

图4是示出本公开另一实施例的延迟电路的示意图；以及

图5是示出本公开另一实施例的延迟电路的示意图。

具体实施方式

下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。

应当理解，本公开的权利要求、说明书及附图中的术语“第一”、“第二”、“第三”和“第四”等是用于区别不同对象，而不是用于描述特定顺序。本公开的说明书和权利要求书中使用的术语“包括”和“包含”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。

还应当理解，在此本公开说明书中所使用的术语仅仅是出于描述特定实施例的目的，而并不意在限定本公开。如在本公开说明书和权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。还应当进一步理解，在本公开说明书和权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。

如在本说明书和权利要求书中所使用的那样，术语“如果”可以依据上下文被解释为“当...时”或“一旦”或“响应于确定”或“响应于检测到”。

下面结合附图来详细描述本公开的具体实施方式。

本公开披露一种用来评估因半导体工艺偏差所造成的芯片时序影响的高精度数字延迟电路，可以提供远低于现有延迟电路所能产生的延迟。

本公开的一个实施例是一种的延迟电路，如图1所示，此实施例的延迟电路包括第一绕线101、第二绕线102及选择器103。第一绕线101与第二绕线102分别连接至选择器103的输入端。第一绕线101具有第一线长，接收第一输入信号104，由于第一线长足够的长，使得第一输入信号104经过第一绕线101时，产生时序上的延迟，故第一绕线101用以延迟第一输入信号104，以产生第一延迟信号105。第二绕线102具有第二线长，接收第二输入信号106，由于第二线长也足够的长，使得第二输入信号106经过第二绕线102时，同样产生时序上的延迟，故第二绕线102用以延迟第二输入信号106，以产生第二延迟信号107。选择器103则根据选择端108的选择信号，用以切换第一延迟信号105或第二延迟信号107传输至输出端109成为输出信号。

在此实施例中，第一输入信号104与第二输入信号106均来自于输入端110的输入信号111，且第一线长与第二线长的长度不同，即第一线长与第二线长呈特定比例，用来控制第一延迟信号105或第二延迟信号107的延迟，即第一延迟信号105或第二延迟信号107的时间延迟是不同的，换言之，此实施例可以产生2个不一样的时间延迟，且第一延迟信号105或第二延迟信号107的时间延迟会呈现一定的比例关系，方便进行多种时序延迟的测试。

更详细来说，第一线长与第二线长的特定比例可以由本领域技术人员依实际情况设计，一般来说特定比例可以介于10至50倍间，较佳地为24倍。由于第一线长与第二线长的长度可以任意安排，因此特定比例的设定十分弹性，基本上可以是任意数值。通过设定第一线长与第二线长，从而产生了第一路径(输入端110→第一绕线101→选择器103→输出端109)与第二路径(输入端110→第二绕线102→选择器103→输出端109)，一方面提供了2种时间延迟供测试，另一方面还可以利用降低第一线长与第二线长的特定比例，使得两路径的延迟偏差控制在1皮秒左右，大大提高了精度，方便测试极细微的时序改变对芯片运作的影响。

第一线长与第二线长的绕线方式可以如图1所示的方波状，也可以是图2所示的环形状，或是如图3所示的行列状，行列状又分为图3A所栅栏状及图3B所示的方阵状，其中栅栏状的绕线分为纵向方波绕线301(粗线条)与横向方波绕线302(细线条)，纵向方波绕线301与横向方波绕线302设置于不同的半导体层上，而方阵状是由行线303与列线304所构成，行线303与列线304亦设置于不同的半导体层上，方阵状的绕线方式不必然呈现固定或规则的整体图形。行列状的绕线方式使得整体绕线呈立体结构，彼此通过导孔电性连接，这样的立体绕线可以节省布局空间。本公开不限制绕线方式。

本公开的另一个实施例如图4所示，同样是一种用来评估因芯片工艺偏差所产生的时序影响的延迟电路，与前述实施例不同处在于，此实施例的延迟电路还包括第一缓冲器401及第二缓冲器402，其作用在于避免输入信号受到第一绕线101、第二绕线102及选择器103的负载影响，以至于电平产生偏移。第一缓冲器401连接至输入端110，用以缓冲输入信号111，以产生第一输入信号104；第二缓冲器402亦连接至输入端110，同样缓冲输入信号111，以产生第二输入信号106。此实施例同样具有第一路径(输入端110→第一缓冲器401→第一绕线101→选择器103→输出端109)与第二路径(输入端110→第二缓冲器402→第二绕线102→选择器103→输出端109)，可以让两路径的延迟偏差控制在1皮秒左右，大大提高了精度。

本公开的另一个实施例如图5所示，同样是一种延迟电路，此实施例包括输入端501、第一缓冲器502、第二缓冲器503、绕线504、选择器505及输出端506。输入端501连接至第一缓冲器502及第二缓冲器503，用以将输入信号507传输至第一缓冲器502与第二缓冲器503。第一缓冲器502缓冲输入信号507，产生第一中间信号508，第二缓冲器503亦缓冲输入信号507，以产生第二中间信号509。绕线504连接至第一缓冲器502，用以延迟第一中间信号508，以产生延迟信号510，选择器505接收第二中间信号509及延迟信号510，用以响应选择端511的选择信号选择延迟信号510或第二中间信号509作为输出信号传输至输出端506。

绕线504的长度可以由本领域技术人员是实际情况规划，一般来说绕线504的绕线长度是未绕线长度(也就是第二缓冲器503的输出端至选择器505输入端的线长)的10至50倍，在24倍时可以产生约1皮秒的延迟。绕线504的绕线方式同样可以是如前所述的方波状、环形状或行列状，不再赘述。

相较于图4的实施例，此实施例仅有一个绕线504，这使得第二中间信号509成为未延迟的信号，而绕线504则用来决定延迟的时长。更详细来说，此实施例的延迟电路中唯一的控制变量是绕线504的长度，从而产生了一个快速路径(输入端501→第二缓冲器503→选择器505→输出端506)与一个慢速路径(输入端501→第一缓冲器502→绕线504→选择器505→输出端506)。通过仿真以及实际芯片测试结果发现，当绕线504的绕线长度是未绕线长度的24倍时，如表1所示，在不同温度及标准电压波动介于±10％间的前提下，此实施例的延迟电路可以让快慢路径的延迟偏差控制在1皮秒左右，大大提高了延迟的精度。

表1

工程上会以工艺角来规范电路的性能。工艺角指的是将电子元件的速度波动范围限制在由四个角所决定的矩形内，以晶体管为例，NMOS和PMOS晶体管这四个工艺角分别是：快NFET和快PFET、慢NFET和慢PFET、快NFET和慢PFET、慢NFET和快PFET。只有当电子元件的操作速度落在矩形内时，芯片才会被视为是合格的，因此在各种工艺角和极限温度条件下对电路进行仿真是决定成品率的基础。

表2是图5的实施例在不同温度和不同工艺角下的仿真结果(单位：皮秒)。从表2可知，在不同温度和不同工艺角下进行仿真时，所述延迟电路的延迟偏差都在1皮秒左右。

表2

通过前述多个实施例的技术教导，本领域技术人员可以在没有创造性投入的前提下，设计出其他实施态样，例如输入信号分别通过4组线长不同的绕线，以产生4个时延各异的延迟信号，再利用一个4选1的选择器，便可轻易地实现提供4种延迟信号的延迟电路。这样的扩展都在本公开揭露的范围内。

本公开通过调整绕线，以控制时序延迟，这样的时序延迟精度可以达到约1皮秒，远低于现有技术的延迟电路所能提供的延迟时间。有了高精度的延迟电路，便能更细微的测试芯片因为工艺偏差对时序造成的影响。

需要说明的是，为了简明的目的，本公开将一些方法及其实施例表述为一系列的动作及其组合，但是本领域技术人员可以理解本公开的方案并不受所描述的动作的顺序限制。因此，依据本公开的公开或教导，本领域技术人员可以理解其中的某些步骤可以采用其他顺序来执行或者同时执行。进一步，本领域技术人员可以理解本公开所描述的实施例可以视为可选实施例，即其中所涉及的动作或模块对于本公开某个或某些方案的实现并不一定是必需的。另外，根据方案的不同，本公开对一些实施例的描述也各有侧重。鉴于此，本领域技术人员可以理解本公开某个实施例中没有详述的部分，也可以参见其他实施例的相关描述。

在具体实现方面，基于本公开的公开和教导，本领域技术人员可以理解本公开所公开的若干实施例也可以通过本文未公开的其他方式来实现。例如，就前文所述的各实施例中的各个元件来说，本文在考虑了逻辑功能的基础上对其进行拆分，而实际实现时也可以有另外的拆分方式。又例如，可以将多个元件或组件结合或者集成到另一个系统，或者对元件或组件中的一些特征或功能进行选择性地禁用。就不同元件或组件之间的连接关系而言，前文结合附图所讨论的连接可以是元件或组件之间的直接或间接耦合。

在本公开中，作为分离部件说明的元件可以是或者也可以不是物理上分开的，作为元件示出的部件可以是或者也可以不是物理元件。前述部件或元件可以位于同一位置或者分布到多个网络元件上。另外，根据实际的需要，可以选择其中的部分或者全部元件来实现本公开实施例所述方案的目的。另外，在一些场景中，本公开实施例中的多个元件可以集成于一个元件中或者各个元件物理上单独存在。

依据以下条款可更好地理解前述内容：

条款A1、一种延迟电路，包括：第一绕线，具有第一线长，用以延迟第一输入信号，以产生第一延迟信号；第二绕线，具有第二线长，用以延迟第二输入信号，以产生第二延迟信号；以及选择器，用以选择所述第一延迟信号或所述第二延迟信号为输出信号；其中，所述第一线长与所述第二线长呈特定比例。

条款A2、根据条款A1所述的延迟电路，还包括：第一缓冲器，用以缓冲输入信号，以产生所述第一输入信号；第二缓冲器，用以缓冲所述输入信号，以产生所述第二输入信号。

条款A3、根据条款A1所述的延迟电路，其中所述选择器响应选择信号以切换所述第一延迟信号或所述第二延迟信号为所述输出信号。

条款A4、根据条款A1所述的延迟电路，其中所述特定比例为10至50倍间。

条款A5、根据条款A4所述的延迟电路，其中所述特定比例为24倍。

条款A6、根据条款A4所述的延迟电路，其中所述第一线长呈方波状。

条款A7、根据条款A4所述的延迟电路，其中所述第一线长呈环形状。

条款A8、根据条款A4所述的延迟电路，其中所述第一线长呈行列状。

条款A9、一种延迟电路，包括：第一缓冲器，用以缓冲输入信号，以产生所述第一中间信号；第二缓冲器，用以缓冲所述输入信号，以产生所述第二中间信号；绕线，用以延迟第一中间信号，以产生延迟信号；以及选择器，用以选择所述延迟信号或所述第二中间信号为输出信号。

条款A10、根据条款A9所述的延迟电路，其中所述选择器响应选择信号以切换所述延迟信号或所述第二中间信号为所述输出信号。

条款A11、根据条款A9所述的延迟电路，其中所述绕线长度为未绕线长度的10至50倍间。

条款A12、根据条款A11所述的延迟电路，其中所述绕线长度为未绕线长度的24倍。

条款A13、根据条款A9所述的延迟电路，其中所述绕线呈方波状。

条款A14、根据条款A9所述的延迟电路，其中所述绕线呈环形状。

条款A15、根据条款A9所述的延迟电路，其中所述绕线呈行列状。

以上对本公开实施例进行了详细介绍，本文中应用了具体个例对本公开的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本公开的方法及其核心思想；同时，对于本领域的一般技术人员，依据本公开的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本公开的限制。

Claims

1.一种延迟电路，包括：

第一绕线，具有第一线长，用以延迟第一输入信号，以产生第一延迟信号；

第二绕线，具有第二线长，用以延迟第二输入信号，以产生第二延迟信号；以及

选择器，用以选择所述第一延迟信号或所述第二延迟信号为输出信号；

其中，所述第一线长与所述第二线长呈特定比例。

2.根据权利要求1所述的延迟电路，还包括：

第一缓冲器，用以缓冲输入信号，以产生所述第一输入信号；

第二缓冲器，用以缓冲所述输入信号，以产生所述第二输入信号。

3.根据权利要求1所述的延迟电路，其中所述选择器响应选择信号以切换所述第一延迟信号或所述第二延迟信号为所述输出信号。

4.根据权利要求1所述的延迟电路，其中所述特定比例为10至50倍间。

5.根据权利要求4所述的延迟电路，其中所述特定比例为24倍。

6.根据权利要求4所述的延迟电路，其中所述第一线长呈方波状。

7.根据权利要求4所述的延迟电路，其中所述第一线长呈环形状。

8.根据权利要求4所述的延迟电路，其中所述第一线长呈行列状。

9.一种延迟电路，包括：

第一缓冲器，用以缓冲输入信号，以产生所述第一中间信号；

第二缓冲器，用以缓冲所述输入信号，以产生所述第二中间信号；

绕线，用以延迟第一中间信号，以产生延迟信号；以及

选择器，用以选择所述延迟信号或所述第二中间信号为输出信号。

10.根据权利要求9所述的延迟电路，其中所述选择器响应选择信号以切换所述延迟信号或所述第二中间信号为所述输出信号。

11.根据权利要求9所述的延迟电路，其中所述绕线长度为未绕线长度的10至50倍间。

12.根据权利要求11所述的延迟电路，其中所述绕线长度为未绕线长度的24倍。

13.根据权利要求9所述的延迟电路，其中所述绕线呈方波状。

14.根据权利要求9所述的延迟电路，其中所述绕线呈环形状。

15.根据权利要求9所述的延迟电路，其中所述绕线呈行列状。