CN104868885A - 具有可变延迟线单元的延迟线电路 - Google Patents

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Abstract

本发明提供了一种延迟线电路，包括多个延迟单元，多个延迟单元配置为接收输入信号并改变输入信号以产生第一输出信号。延迟线电路也包括可变延迟线单元，可变延迟线单元包括：输入端，配置为接收第一输出信号；输出端，配置为输出第二输出信号；第一线，位于输入端和输出端之间，第一线包括串联的第一反相器、第二反相器、第一速度控制单元和第三反相器；第二线，位于输入端和输出端之间，第二线包括串联的第四反相器、第二速度控制单元、第五反相器和第六反相器。延迟线电路也配置为通过第一线或第二线选择性地传输接收的第一输出信号。本发明提供了具有可变延迟线单元的延迟线电路。

Description

具有可变延迟线单元的延迟线电路
技术领域
本发明涉及具有可变延迟线单元的延迟线电路。
背景技术
器件制造商的挑战是为了给客户带来价值和便利而例如开发具有高品质性能的集成电路。双数据速率电路使用延迟线和延迟数据或时钟延迟以在数据传输中实现合适的信号定时。延迟线提供线性步进，线性步进用于调谐接收的输入信号。不一致的步进变化或延迟增加时钟抖动。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种延迟线电路，包括：多个延迟单元，配置为接收输入信号并改变所述输入信号以产生第一输出信号，所述多个延迟单元配置为基于从延迟控制器接收的第一指令在产生所述第一输出信号的途中选择性地反转或中继所述输入信号；以及可变延迟线单元，配置为接收所述第一输出信号，所述可变延迟线单元包括：输入端，配置为接收所述第一输出信号；输出端，配置为输出第二输出信号；第一线，位于所述输入端和所述输出端之间，所述第一线包括串联的第一反相器、第二反相器、第一速度控制单元和第三反相器；和第二线，位于所述输入端和所述输出端之间，所述第二线包括串联的第四反相器、第二速度控制单元、第五反相器和第六反相器，其中，基于从延迟线控制器接收的第二指令，通过所述第一线或所述第二线选择性地传输接收的所述第一输出信号。
在上述延迟线电路中，其中，基于从所述延迟线控制器接收的第一指令，由特定数量的所述多个延迟单元接收、处理和输出所述输入信号以产生所述第一输出信号。
在上述延迟线电路中，其中，基于从所述延迟线控制器接收的第一指令，由特定数量的所述多个延迟单元接收、处理和输出所述输入信号以产生所述第一输出信号，其中，在确定所述输入信号经过了偶数或奇数个延迟单元的基础上，所述第二指令使接收的所述第一输出信号传输通过所述第一线或所述第二线。
在上述延迟线电路中，其中，所述第一速度控制单元和所述第二速度控制单元是穿通栅极。
在上述延迟线电路中，其中，所述第一速度控制单元和所述第二速度控制单元是加载节点，所述加载节点配置为向传输通过所述第一线或所述第二线的信号供应电压。
在上述延迟线电路中，其中，在微调模式中，所述可变延迟线单元配置为使所述第二输出信号具有多个微调步进，每个微调步进比前一个微调步进延迟特定常量时间延迟。
在上述延迟线电路中，其中，所述特定常量时间延迟在约2皮秒至约3皮秒的范围内。
根据本发明的另一方面，还提供了一种装置，包括：延迟线控制器；多个延迟单元，配置为接收输入信号并改变所述输入信号以产生第一输出信号，所述延迟线控制器配置为使特定数量的所述多个延迟单元选择性地接收、处理和输出所述输入信号以产生所述第一输出信号；以及可变延迟线单元，配置为接收所述第一输出信号，所述可变延迟线单元包括：输入端，配置为接收所述第一输出信号；输出端，配置为输出第二输出信号；第一线，位于所述输入端和所述输出端之间，所述第一线包括串联的第一反相器、第二反相器、第一速度控制单元和第三反相器；和第二线，位于所述输入端和所述输出端之间，所述第二线包括串联的第四反相器、第二速度控制单元、第五反相器和第六反相器，其中，基于从所述延迟线控制器接收的指令，通过所述第一线或所述第二线选择性地传输接收的所述第一输出信号。
在上述装置中，其中，在确定所述输入信号经过了偶数或奇数个延迟单元的基础上，所述延迟线控制器使接收的所述第一输出信号传输通过所述第一线或所述第二线。
在上述装置中，其中，所述第一速度控制单元和所述第二速度控制单元是穿通栅极。
在上述装置中，其中，所述第一速度控制单元和所述第二速度控制单元是加载节点，所述加载节点配置为向传输通过所述第一线或所述第二线的信号供应电压。
在上述装置中，其中，所述多个延迟单元配置为在产生所述第一输出信号的途中选择性地反转或中继所述输入信号。
在上述装置中，其中，在微调模式中，所述延迟线控制器与所述可变延迟线单元一起配置为使所述第二输出信号具有多个微调步进，每个微调步进比前一个微调步进延迟特定常量时间延迟。
在上述装置中，其中，所述特定常量时间延迟在约2皮秒至约3皮秒的范围内。
根据本发明的又一方面，还提供了一种方法，包括：基于从延迟线控制器接收的第一指令，由多个延迟单元选择性地反转或中继接收的输入信号以产生第一输出信号；将所述第一输出信号传输至可变延迟线单元，所述可变延迟线单元配置为接收所述第一输出信号并改变所述第一输出信号以产生第二输出信号；基于从所述延迟线控制器接收的第二指令，通过所述可变延迟线单元的第一线或第二线选择性地传输接收的所述第一输出信号，所述第一线包括串联的第一反相器、第二反相器、第一速度控制单元和第三反相器，并且所述第二线包括串联的第四反相器、第二速度控制单元、第五反相器和第六反相器，其中，基于从所述延迟线控制器接收的所述第一指令，由特定数量的所述多个延迟单元接收、处理和输出所述输入信号以产生所述第一输出信号。
在上述方法中，还包括：确定所述多个延迟单元的特定数量是偶数还是奇数，其中，使接收的所述第一输出信号传输通过所述第一线或所述第二线的所述第二指令是基于所述输入信号经过了偶数或奇数个延迟单元的确定。
在上述方法中，其中，所述第一速度控制单元和所述第二速度控制单元是穿通栅极。
在上述方法中，其中，所述第一速度控制单元和所述第二速度控制单元是加载节点，所述方法还包括：向传输通过所述第一线或所述第二线的信号选择性地供应电压。
在上述方法中，还包括：通过使所述可变延迟线单元输出所述第二输出信号来微调所述输入信号，所述第二输出信号具有多个微调步进，每个微调步进比前一个微调步进延迟特定常量时间延迟。
在上述方法中，其中，所述特定常量时间延迟在约2皮秒至约3皮秒的范围内。
附图说明
当结合附图进行阅读时，从以下详细描述可以更好地理解本发明的方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的论述，各个部件的尺寸可以任意增大或缩小。
图1是根据一个或多个实施例的配置为提供具有一致的步进延迟变化的微调步进的系统的示意图。
图2是根据一个或多个实施例的具有为加载节点的速度控制单元的系统的示意图。
图3是根据一个或多个实施例的提供具有一致的步进延迟变化的微调步进的方法的流程图。
图4示出了芯片组或芯片，根据或通过该芯片组或芯片来实施实施例。
图5根据一个或多个实施例示出了将所论述的系统的步进延迟变化与传统的高速DDR系统的步进延迟变化进行比较的布局前仿真结果。
具体实施方式
以下公开提供了多个用于实现所提供主题的不同特征的不同实施例或实例。下面描述了部件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者之上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件不直接接触的实施例。此外，本发明可在各个实例中重复参照标号和/或字符。该重复是为了简化和清楚的目的，而且其本身不指示所论述的各个实施例和/或结构之间的关系。
诸如微处理器和存储器的高速同步集成电路在操作中具有严格一致的时钟信号。双数据速率(“DDR”)同步动态随机存取存储器(“SDRAM”)是一种应用，其中，时钟同步是重要的。将多个DDR-SDRAM部件并行放置在系统上是普遍的，以产生用于数据传送的宽带宽。为确保数据位一致，每个部件使用时钟同步电路以使其输出与系统时钟一致。
随着DDR应用在片上系统设计中变得越来越流行，一些DDR系统(例如，DDR4系统)能够实现约3.3GHz的数据速度。DDR系统使用延迟线和延迟数据或时钟延迟以在数据传输中实现合适的信号定时。延迟线提供线性步进，线性步进用于调谐接收的输入信号。不一致的步进变化或延迟增加时钟抖动。抖动是当输入是常量时，输出上的相位误差的量，抖动将噪音引入信号。
通常通过粗调和微调来调节高速DDR系统。传统的高速DDR系统引起通常具有6皮秒至8皮秒范围内的延迟的步进。但是，6皮秒至8皮秒范围内的步进延迟引起抖动，不仅因为延迟的大小，还因为在每个步进的这些延迟之间存在显著的变化。
图1是根据一个或多个实施例的配置为提供具有一致的步进延迟变化的微调步进的系统100的图。
系统100配置为提供由内部延迟引擎或控制器数字控制的可调延迟。系统100配置为向低速应用提供足够大的延迟而向高速应用提供足够小的延迟。例如，系统100能够向具有约800MHz或更小的信号频率的低速或低频信号、向具有约3200MHz或更大的信号频率的高速或高频信号以及它们之间的任何信号频率的信号提供可调延迟。通过系统100变为可能的可调延迟能够向性能验证测试(“PVT”)组合提供常量延迟步进。也就是说，阶段延迟能够不依赖PVT。在至少一些实施例中，系统100向所有PVT组合提供常量延迟步进。
系统100包括延迟线控制器101、多个延迟单元103a至103n(共同称为“延迟单元103”)和可变延迟线单元105。多个延迟单元103配置为接收输入信号107并通过延迟输入信号107来改变输入信号以产生第一输出信号109。多个延迟单元103配置为在产生第一输出信号109的途中选择性地反转或中继输入信号107。延迟线控制器101配置为选择性地使特定数量的多个延迟单元103接收、处理和输出输入信号107以产生第一输出信号109。
例如，如果延迟线控制器101使得输入信号107通过延迟单元103a和103b传输，则输入信号107通过延迟单元103a从数据高(即，H)相反转为数据低(即，L)相并中继在相同的相中，即，L相通过延迟单元103b返回至延迟单元103a。然后延迟单元103a将输入信号107从L相反转为H相并产生输出信号109。例如，通过经过两个延迟单元103延迟了输出信号109。可选地，如果延迟线控制器101使得输入信号107通过延迟单元103a、103b和103c(未示出，因为系统100可配置为包括n个延迟单元103)传输，则输入信号107通过延迟单元103a从H相反转为L相，通过延迟单元103b从L相反转为H相，并中继在相同的相中，即，H相，通过延迟单元103c返回至延迟单元103b。然后延迟单元103b将输入信号107从H相反转为L相，并且延迟单元103a将输入信号107从L相反转为H相。因此产生第一输出信号109。如果与前一个实例相比，进一步延迟了经过延迟单元103a至103c的第一输出信号109，因为输入信号107经过三个延迟单元103。
可变延迟线单元105配置为接收第一输出信号109。可变延迟线单元105包括配置为接收第一输出信号109的输入端111。可变延迟线单元105也包括配置为输出第二输出信号115的输出端113。可变延迟线单元105还包括位于输入端111和输出端113之间的第一线117，第一线包括串联的第一反相器119、第二反相器121、第一速度控制单元123和第三反相器125。可变延迟线单元105额外地包括位于输入端111和输出端113之间的第二线127，第二线127包括串联的第四反相器129、第二速度控制单元131、第五反相器133和第六反相器135。
延迟线控制器101配置为通过以下方式选择性地使第一输出信号109通过第一线117或第二线127传输：在确定输入信号107经过了偶数或奇数个延迟单元103的基础上，控制第一反相器119、第二反相器121、第三反相器125、第四反相器129、第五反相器133和第六反相器135的操作来引导第一输出信号109通过第一线117或第二线127。
在一些实施例中，可变延迟线单元105可选择地包括开关137，开关137配置为基于从延迟线控制器101接收的指令选择性地使接收的第一输出信号109通过第一线117或第二线127传输。在确定输入信号107经过了偶数或奇数个延迟单元103的基础上，延迟线控制器101驱动开关137传输所接收的第一输出信号109通过第一线117或第二线127。
在一些实施例中，第一速度控制单元123和第二速度控制单元131是穿通栅极(pass gates)。在其他实施例中，第一速度控制单元123和第二速度控制单元131是配置为向传输通过第一线117或第二线127的信号供应电压的加载节点(loading node)。例如，在一些实施例中，延迟线控制器101使得第一速度控制单元123或第二速度控制单元131处于逻辑[1]或逻辑[0]以在第一速度控制单元123或第二速度控制单元131处供应预定电压，相应地，第一速度控制单元123或第二速度控制单元131使第一线117或第二线127中产生电阻以增大或减小传输通过可变延迟线单元105的第一输出信号109的速度。
延迟线控制器101与可变延迟线单元105一起配置为以微调模式使得第二输出信号115具有多个微调步进，每个微调步进比前一个微调步进延迟特定常量时间延迟。例如，在一些实施例中，在产生第二输出信号115的途中粗调输入信号107产生一个步进。粗调的一个步进在微调模式中分解为八个步进。微调模式中的任何步进之间的特定常量时间延迟在约2皮秒至约3皮秒的范围内。类似地，在第二输出信号115中，相同的时间延迟发生在八个步进的最后一个步进与下一组八个步进的下一个第一步进之间。在一些实施例中，特定常量时间延迟是在约2皮秒至约3皮秒范围内的特定值。在其他实施例中，特定常量时间延迟是始终落在约2皮秒至约3皮秒的范围内的任何值。在约2皮秒至约3皮秒的特定范围内的常量时间延迟提供了适合于低速和高速数据速率的时间延迟。此外，与传统的高速DDR系统相比，具有落在2皮秒至3皮秒范围内的步进延迟使得系统100可以降低每个微调步进之间的变化(如果有的话)。例如，在一些实施例中，如果步进延迟中的任何变化发生在微调步进之间，则这种变化在约0.5皮秒与约1.0皮秒之间。
对系统100的步进延迟变化和两个传统的高速DDR系统的步进延迟变化进行比较的布局前仿真(pre-layout simulation)如以上关于系统100的布局前仿真所描述的在最小和最大步进延迟之间产生约0.8皮秒的步进延迟变化。但是，在相同的测试条件下的两个仿真的传统高速DDR系统的最小步进延迟和最大步进延迟之间的步进延迟对于第一传统高速DDR系统为约2.2皮秒，并且对于第二传统高速DDR系统为约2.3皮秒。因此，在论述的仿真中，与传统高速DDR系统相比，系统100在步进延迟变化中产生了36.4％的改进，这表明处在微调模式的系统100的微调步进之间的步进延迟比传统高速DDR系统的微调步进之间的步进延迟更恒定，从而减少或消除抖动。图5中示出了所论述的布局前仿真的结果。示出的仿真被实施用于0.85V的慢速(SS)工艺角(slow slow process corner)。
对于其他工艺角(例如，快-慢和慢-快)、SS工艺角和其他加载(loading)，类似地进行布局前和布局后仿真。其他布局前和布局后仿真表明：传统高速DDR系统的步进变化变得更差，而系统100的步进延迟变化保持在所论述的0.5皮秒至1.0皮秒的范围内或者与传统高速DDR系统相比进一步得到改进。同样地，与传统高速DDR系统相比，系统100显示出工艺、电压、温度(PVT)独立，并且当以更高的速度仿真时，与传统高速DDR系统相比得到进一步改进。
图2是根据一个或多个实施例的具有为加载节点的速度控制单元的系统200的图。
系统200包括多个结合系统100(图1)论述的特征，系统200配置为提供具有一致的步进延迟变化的微调步进。在该实例中，通过第一线117或第二线127传输的第一输出信号109通过输入端111和输出端113之间的加载节点201或203。延迟线控制器101通过控制信号ctl或ctlb将指令传输至加载节点201或203，以向第一输出信号109供应特定电压，第一输出信号109在产生第二输出信号115的途中通过可变延迟线单元105传输。
图3是根据一个或多个实施例的提供具有一致的步进延迟变化的微调步进的方法300的流程图。方法300开始于步骤301，其中，在图4中论述的芯片组400中使用的处理器(诸如处理器403)或控制模块(诸如延迟线控制器101(图1))执行指令以基于从延迟线控制器接收的第一指令通过多个延迟单元选择性地反转或中继所接收的输入信号，从而产生第一输出信号。基于从延迟线控制器接收的第一指令，由特定数量的多个延迟单元接收、处理和输出输入信号，以产生第一输出信号。
在步骤303中，将第一输出信号传输至配置为接收第一输出信号并改变第一输出信号的可变延迟线单元，从而产生第二输出信号。
在步骤305中，确定多个延迟单元的特定数量是偶数还是奇数。
在步骤307中，基于从延迟线控制器接收的第二指令，通过可变延迟线单元的第一线或第二线选择性地传输所接收的第一输出信号。传输所接收第一输出信号通过第一线或第二线的第二指令是基于输入信号经过偶数或奇数个延迟单元的确定。第一线包括串联的第一反相器、第二反相器、第一速度控制单元和第三反相器。第二线包括串联的第四反相器、第二速度控制单元、第五反相器和第六反相器。
在一些实施例中，第一速度控制单元和第二速度控制单元是穿通栅极。在其他实施例中，第一速度控制单元和第二速度控制单元是加载节点。同样地，工艺300可选择地包括步骤309，其中，向传输通过第一线或第二线的信号选择性地供应电压。
在步骤311中，通过使得可变延迟线单元输出具有多个微调步进的第二输出信号来微调输入信号，每个微调步进比前一个微调步进延迟了特定常量时间延迟。特定常量时间延迟在约2皮秒至约3皮秒的范围内。
本文描述的用于提供具有一致的步进延迟变化的微调步进的工艺可以通过软件、硬件、固件、或者软件和/或固件和/或硬件的组合有利地实施。例如，本文描述的工艺可以通过处理器、数字信号处理(DSP)芯片、专用集成电路(ASIC)、现场可编程门阵列(FPGA)等有利地实施。用于实施所述功能的这种示例性硬件将在下面详细描述。
图4示出了芯片组或芯片400，根据或通过该芯片组或芯片400实施实施例。如本文中的描述，将芯片组400编程为提供具有一致的步进延迟变化的微调步进，并且芯片组400包括例如总线401、处理器403、存储器405、DSP407和ASIC409部件。
处理器403和存储器405合并在一个或多个物理封装件(例如，芯片)中。举例来说，物理封装件包括将一种或多种材料、部件和/或引线布置在结构组件(例如，基板)上以提供一个或多个特性，诸如物理强度、尺寸的保持和/或电学交互作用的限制。应该考虑到，在特定实施例中，在单个芯片中实施芯片组400。还应该考虑到，在特定实施例中，将芯片组或芯片400实施为单个“片上系统”。还应该考虑到，在特定实施例中，例如，将不使用单独的ASIC，并且将通过单个处理器或多个处理器(例如，处理器403)执行本文中公开的所有相关功能。芯片组或芯片400及其部分构成机构，该机构用于执行提供具有一致的步进延迟变化的微调步进的一个或多个步骤。
在一个或多个实施例中，芯片组或芯片400包括用于在芯片组400的部件之间传递信息的通信机构，诸如总线401。处理器403连接至总线401以执行存储在例如存储器405中的指令和处理信息。在一些实施例中，处理器403也与一个或多个特定部件(诸如一个或多个数字信号处理器(DSP)407或者一个或多个专用集成电路(ASIC)409)一起执行特定的处理功能和任务。DSP407通常配置为独立于处理器403实时处理真实世界的信号(例如，声音)。类似地，ASIC409可配置为执行特定功能，这些特定功能不能容易地由更多的通用处理器执行。帮助执行本文中描述的功能的其他特定部件可选择地包括一个或多个现场可编程门阵列(FPGA)、一个或多个控制器、或者一个或多个其他专用计算机芯片。
在一个或多个实施例中，处理器(或多个处理器)403根据计算机程序代码的指定对信息执行一组操作，该计算机程序代码与提供具有一致的步进延迟变化的微调步进相关。计算机程序代码是向处理器和/或计算机系统的操作提供指令以执行特定功能的一组指令或语句。
处理器403和附属部件通过总线401连接至存储器405。存储器405包括一个或多个动态存储器(例如，RAM、磁盘、可写入光盘等)和静态存储器(例如，ROM、CD-ROM等)以存储可执行的指令，当执行该可执行的指令时，实施本文描述的步骤以提供具有一致的步进延迟变化的微调步进。存储器405也存储与步骤的执行相关或通过步骤的执行产生的数据。
在一个或多个实施例中，诸如随机存取存储器(RAM)或任何其他动态存储器件的存储器405存储信息，信息包括用于提供具有一致的步进延迟变化的微调步进的处理器指令。动态存储器允许存储在其中的信息被系统100改变。RAM允许存储在称为存储地址位置处的信息单元独立于邻近地址处的信息之外地被存储和重新取回。存储器405也由处理器403使用以在处理器指令执行期间存储临时值。在各个实施例中，存储器405是连接至总线401的用于存储未被系统100改变的静态信息(包括指令)的只读存储器(ROM)或任何其他静态存储器件。一些存储器由易失性存储器组成，当电源失去时，易失性存储器将丢失存储在其上的信息。在一些实施例中，存储器405是非易失性(持久性)存储器件，诸如磁盘、光盘或闪存卡，以存储即使当系统100关闭或以其他方式失去电源时仍存留的包括指令的信息。
本文中使用的术语“计算机可读介质”指的是参与向处理器403提供信息(包括执行指令)的任何介质。这种介质采用多个形式，包括但不限于计算机可读存储介质(例如，非易失性介质、易失性介质)。例如，非易失性介质包括光盘或磁盘。例如，易失性介质包括动态存储器。例如，计算机可读介质的常见形式包括软盘、可折叠磁盘、硬盘、磁带、任何其他磁性介质、CD-ROM、CDRW、DVD、任何其他光学介质、穿孔卡片、纸带、光标示表单、具有孔图案或其他光学识别标记的任何其他物理介质、RAM、PROM、EPROM、FLASH-EPROM、EEPROM、闪存、任何其他存储芯片或卡盘、或者计算机可从中读取的另一种介质。本文中使用的术语计算机可读存储介质指的是计算机可读介质。
本发明的一方面涉及延迟线电路，其包括多个延迟单元，多个延迟单元配置为接收输入信号并改变输入信号以产生第一输出信号，多个延迟单元配置为基于从延迟控制器接收的第一指令在产生第一输出信号的途中选择性地反转或中继输入信号。延迟线电路也包括配置为接收第一输出信号的可变延迟线单元。
可变延迟线单元包括配置为接收第一输出信号的输入端。可变延迟线单元也包括配置为输出第二输出信号的输出端。可变延迟线单元还包括位于输入端和输出端之间的第一线，第一线包括串联的第一反相器、第二反相器、第一速度控制单元和第三反相器。可变延迟线单元额外地包括位于输入端和输出端之间的第二线，第二线包括串联的第四反相器、第二速度控制单元、第五反相器和第六反相器。基于从延迟线控制器接收的第二指令，通过第一线或第二线选择性地传输接收的第一输出信号。
本发明的另一方面涉及一种装置，该装置包括：延迟线控制器、多个延迟单元，以及可变延迟线单元。多个延迟单元配置为接收输入信号并改变输入信号以产生第一输出信号，延迟线控制器配置使特定数量的多个延迟单元选择性地接收、处理和输出输入信号以产生第一输出信号。可变延迟线单元配置为接收第一输出信号。
可变延迟线单元包括配置为接收第一输出信号的输入端。可变延迟线单元也包括配置为输出第二输出信号的输出端。可变延迟线单元还包括位于输入端和输出端之间的第一线，第一线包括串联的第一反相器、第二反相器、第一速度控制单元和第三反相器。可变延迟线单元额外地包括位于输入端和输出端之间的第二线，第二线包括串联的第四反相器、第二速度控制单元、第五反相器和第六反相器。基于从延迟线控制器接收的第二指令，通过第一线或第二线选择性地传输接收的第一输出信号。
本发明的又一方面涉及一种方法，该方法包括：基于从延迟线控制器接收的第一指令，由多个延迟单元选择性地反转或中继接收的输入信号以产生第一输出信号。该方法也包括：将第一输出信号传输至可变延迟线单元，可变延迟线单元配置为接收第一输出信号并改变第一输出信号以产生第二输出信号。该方法还包括：基于从延迟线控制器接收的第二指令，通过可变延迟线单元的第一线或第二线选择性地传输接收第一输出信号。第一线包括串联的第一反相器、第二反相器、第一速度控制单元和第三反相器，并且第二线包括串联的第四反相器、第二速度控制单元、第五反相器和第六反相器。基于从延迟线控制器接收的第一指令，由特定数量的多个延迟单元接收、处理和输出输入信号以产生第一输出信号。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或修改用于与本文所介绍实施例实施相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，他们可以对本发明做出多种变化、替换以及改变。

Claims (10)

1.一种延迟线电路，包括：
多个延迟单元，配置为接收输入信号并改变所述输入信号以产生第一输出信号，所述多个延迟单元配置为基于从延迟控制器接收的第一指令在产生所述第一输出信号的途中选择性地反转或中继所述输入信号；以及
可变延迟线单元，配置为接收所述第一输出信号，所述可变延迟线单元包括：
输入端，配置为接收所述第一输出信号；
输出端，配置为输出第二输出信号；
第一线，位于所述输入端和所述输出端之间，所述第一线包括串联的第一反相器、第二反相器、第一速度控制单元和第三反相器；和
第二线，位于所述输入端和所述输出端之间，所述第二线包括串联的第四反相器、第二速度控制单元、第五反相器和第六反相器，
其中，基于从延迟线控制器接收的第二指令，通过所述第一线或所述第二线选择性地传输接收的所述第一输出信号。
2.根据权利要求1所述的延迟线电路，其中，基于从所述延迟线控制器接收的第一指令，由特定数量的所述多个延迟单元接收、处理和输出所述输入信号以产生所述第一输出信号。
3.根据权利要求2所述的延迟线电路，其中，在确定所述输入信号经过了偶数或奇数个延迟单元的基础上，所述第二指令使接收的所述第一输出信号传输通过所述第一线或所述第二线。
4.根据权利要求1所述的延迟线电路，其中，所述第一速度控制单元和所述第二速度控制单元是穿通栅极。
5.根据权利要求1所述的延迟线电路，其中，所述第一速度控制单元和所述第二速度控制单元是加载节点，所述加载节点配置为向传输通过所述第一线或所述第二线的信号供应电压。
6.根据权利要求1所述的延迟线电路，其中，在微调模式中，所述可变延迟线单元配置为使所述第二输出信号具有多个微调步进，每个微调步进比前一个微调步进延迟特定常量时间延迟。
7.根据权利要求1所述的延迟线电路，其中，所述特定常量时间延迟在约2皮秒至约3皮秒的范围内。
8.一种装置，包括：
延迟线控制器；
多个延迟单元，配置为接收输入信号并改变所述输入信号以产生第一输出信号，所述延迟线控制器配置为使特定数量的所述多个延迟单元选择性地接收、处理和输出所述输入信号以产生所述第一输出信号；以及
可变延迟线单元，配置为接收所述第一输出信号，所述可变延迟线单元包括：
输入端，配置为接收所述第一输出信号；
输出端，配置为输出第二输出信号；
第一线，位于所述输入端和所述输出端之间，所述第一线包括串联的第一反相器、第二反相器、第一速度控制单元和第三反相器；和
第二线，位于所述输入端和所述输出端之间，所述第二线包括串联的第四反相器、第二速度控制单元、第五反相器和第六反相器，
其中，基于从所述延迟线控制器接收的指令，通过所述第一线或所述第二线选择性地传输接收的所述第一输出信号。
9.一种方法，包括：
基于从延迟线控制器接收的第一指令，由多个延迟单元选择性地反转或中继接收的输入信号以产生第一输出信号；
将所述第一输出信号传输至可变延迟线单元，所述可变延迟线单元配置为接收所述第一输出信号并改变所述第一输出信号以产生第二输出信号；
基于从所述延迟线控制器接收的第二指令，通过所述可变延迟线单元的第一线或第二线选择性地传输接收的所述第一输出信号，所述第一线包括串联的第一反相器、第二反相器、第一速度控制单元和第三反相器，并且所述第二线包括串联的第四反相器、第二速度控制单元、第五反相器和第六反相器，
其中，基于从所述延迟线控制器接收的所述第一指令，由特定数量的所述多个延迟单元接收、处理和输出所述输入信号以产生所述第一输出信号。
10.根据权利要求9所述的方法，还包括：
确定所述多个延迟单元的特定数量是偶数还是奇数，
其中，使接收的所述第一输出信号传输通过所述第一线或所述第二线的所述第二指令是基于所述输入信号经过了偶数或奇数个延迟单元的确定。
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