JP2001337862A - メモリシステム及びそのセットアップ方法 - Google Patents

Abstract

(57)【要約】 【課題】 温度、電源電圧の変動があっても、メモリデ
バイスからの読出データを最適なタイミングでラッチで
きる簡単な構成のメモリシステムの実現。 【解決手段】 ストローブ信号に同期してデータを出力
するメモリデバイス１と、ストローブ信号からデータの
ラッチ信号を生成するラッチ信号生成回路24を有するメ
モリコントローラ２とを備えるメモリシステムにおい
て、ラッチ信号生成回路24は可変ディレイ回路242 を備
え、メモリシステムは、メモリデバイス１に記憶された
所定の値の参照データを可変ディレイ回路の遅延量を変
えて読み出し、読み出したデータが所定の値と一致する
かを判定し、正常な読み出しが行える可変ディレイ回路
の遅延量の範囲を求め、この範囲から可変ディレイ回路
の遅延量を設定する遅延量選択手段を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック信号など
に同期して動作する同期型半導体記憶装置（メモリ）と
このメモリとの間でデータの入出力を行うメモリコント
ローラで構成されるメモリシステム及びそのセットアッ
プ方法に関し、特にストローブ信号を出力し、ストロー
ブ信号に同期して読み出しデータを出力するメモリを使
用したメモリシステム及びそのセットアップ方法に関す
る。

【０００２】

【従来の技術】通常、半導体集積回路（ＬＳＩ）では、
外部から信号が入力され、入力信号に応じた処理動作が
行われて出力信号が出力される。従って、外部入力信号
に対して、どのようなタイミングで出力信号が得られる
かが重要であり、汎用のＬＳＩでは仕様でこのタイミン
グが定められているのが一般的である。例えば、ダイナ
ミック・ランダム・アクセス・メモリ（ＤＲＡＭ）で
は、アドレス信号の最大周波数等と共に、アドレス信号
の変化エッジからデータが出力されるタイミングや、デ
ータを書き込むためのデータセットアップ時間が規定さ
れている。

【０００３】近年、コンピュータ・システムにおけるＣ
ＰＵのクロックの高速化、或いは、他の様々な電子回路
の処理速度の高速化に伴って、インターフェース部分も
高速化する必要に迫られている。そこで、１００ＭＨｚ
以上でのデータ転送速度を可能にするシンクロナスＤＲ
ＡＭ（ＳＤＲＡＭ）等の各種の同期型メモリデバイスが
提案されている。ＳＤＲＡＭは、外部から入力される高
速のクロックに同期してデータの入出力を行うもので、
内部での動作をパイプライン化し、各パイプの動作を並
行して行うことにより高速化している。また、高速のメ
モリデバイスとして、クロック信号の周波数を高くする
ことなくデータの入出力を高速化するため、クロック信
号の立ち上がりと立ち下がりの両方のエッジに同期して
データの入出力を行うダブル・データ・レート（ＤＤ
Ｒ）型のメモリデバイスも提案されている。ここではＤ
ＤＲ型メモリデバイスを使用した例を説明するが、本発
明はＤＤＲ型メモリデバイスに限定されるものではな
い。

【０００４】メモリデバイスにデータを書き込んだり、
メモリデバイスからデータを読み出すデータの入出力を
行う場合、ラッチ回路でデータをラッチするが、このラ
ッチはデータが安定した状態で行う必要がある。高速の
メモリデバイスでは、データの入出力周期が非常に短
く、データが安定した状態でラッチするためには、デー
タに対してラッチのタイミングを正確に設定する必要が
ある。そこで、データの出力側ではストローブ信号に同
期してデータの出力を行うと共にストローブ信号を出力
する。ストローブ信号は、クロックのような一定サイク
ルの信号であり、通常はクロック信号から生成する。デ
ータの入力側では、ストローブ信号を遅延してラッチ信
号を生成し、データを最適なタイミングでラッチする。

【０００５】図１は、同期型メモリデバイスを使用した
メモリシステムの構成例を示す図である。図１に示すよ
うに、マイクロプロセッサ（ＭＰＵ）３は、メモリコン
トローラ２を介して同期型メモリデバイス１に接続され
ており、メモリコントローラ２がメモリデバイス１との
間のデータの入出力を行う。クロック源４は、ＭＰＵ３
にシステムクロックＣＫを供給すると共に、メモリコン
トローラ２にもシステムクロックＣＫを供給する。

【０００６】メモリコントローラ２のインターフェース
２５は、ＭＰＵ３からの書込データやアドレス信号を受
け、メモリデバイスから読み出したデータをＭＰＵ３に
出力すると共に、システムクロックＣＫからクロックＣ
ＬＫを生成し、書込データ出力タイミング調整回路２１
に供給する。このクロックＣＬＫは、メモリコントロー
ラ２からメモリデバイス１に供給される。書込データ出
力回路２２は、書込データ出力タイミング調整回路２１
からの出力タイミング信号に同期して書込データを出力
する。書込データ出力タイミング調整回路２１は、例え
ば、クロックＣＬＫの変化エッジに同期して書込データ
が変化するように、出力タイミング信号を調整する。

【０００７】メモリデバイス１のラッチ信号生成回路１
１は、クロックＣＬＫを遅延してラッチ信号を発生し、
書込データラッチ回路１２に出力する。書込データラッ
チ回路１２は、このラッチ信号に応じて書込データをラ
ッチする。例えば、メモリコントローラ２の書込データ
出力回路２２は、クロックＣＬＫの変化エッジに同期し
て書込データを変化させるので、ラッチ信号生成回路１
１は、通常のデータレートであれば、クロックＣＬＫを
半サイクル遅延させてラッチ信号を生成し、ダブル・デ
ータ・レートであれば、クロックＣＬＫを１／４サイク
ル遅延させた相補のラッチ信号を生成する。書込データ
ラッチ回路１２でラッチされた書込データは、内部回路
１５に供給されて記憶される。従って、この例ではクロ
ックＣＬＫが書込データの送信におけるストローブ信号
として働く。なお、アドレス信号や制御信号についても
同様にメモリコントローラ２からメモリデバイス１に供
給され、メモリコントローラ２にはアドレス信号や制御
信号の出力回路が、メモリデバイス１にはこれらの信号
の入力回路が設けられるが、ここでは省略してあり、説
明を簡単にするために以下の説明でも省略するものとす
る。

【０００８】メモリデバイス１から記憶したデータを読
み出す場合には、アドレス信号や制御信号を供給し、内
部回路１５は読出データをデータ出力回路１３に供給す
る。出力タイミング調整回路１４は、クロックＣＬＫを
遅延してストローブ信号を生成する。データ出力回路１
３は、出力タイミング調整回路１４からの出力タイミン
グ信号に同期して読出データを出力する。出力タイミン
グ調整回路１４は、例えば、ストローブ信号の変化エッ
ジに同期して読出データが変化するように、出力タイミ
ング信号を調整する。

【０００９】メモリコントローラ２のラッチ信号生成回
路２４は、ストローブ信号を遅延してラッチ信号を発生
し、読出データラッチ回路２３に出力する。読出データ
ラッチ回路２３は、このラッチ信号に応じて読出データ
をラッチする。上記のように、メモリデバイス１のデー
タ出力回路１３は、ストローブ信号の変化エッジに同期
して読出データを変化させるので、ラッチ信号生成回路
２４は、通常のデータレートであれば、ストローブ信号
を半サイクル遅延させてラッチ信号を生成し、ダブル・
データ・レートであれば、ストローブ信号を１／４サイ
クル遅延させた相補のラッチ信号を生成する。書込デー
タラッチ回路１２でラッチされた書込データは、インタ
ーフェース２５を介してＭＰＵ３に出力される。

【００１０】なお、図１の構成では、書込データはクロ
ックに同期して出力されるが、メモリデバイスの高速化
で問題になるのは主として読み出し速度であり、書込デ
ータは低速で行えばよいので書込データはクロック信号
などに同期させずに出力される場合もある。クロック信
号をストローブ信号とすれば、読出データと書込データ
の送受信は対称の関係にあり、以下の説明では、読出デ
ータの送受信について説明し、書込データの送受信につ
いては説明を省略する。

【００１１】図２は、読出データとストローブ信号の関
係及びラッチ信号の関係を示す図であり、（Ａ）は通常
のデータ・レートの場合を、（Ｂ）はダブル・データ・
レートの場合を示す。図示のように、ストローブ信号と
クロックは、同じ信号周期である。通常のデータ・レー
トの場合には、図２の（Ａ）に示すように、読出データ
ＤＱはストローブ信号の立ち上がりエッジに同期して変
化する。従って、ラッチ信号は、例えば、出力データＤ
Ｑが変化する中間の時点で立ち上がるようにすればよ
く、ラッチ信号生成回路２４でストローブ信号を１／２
サイクル遅延させる。ダブル・データ・レートの場合に
は、図２の（Ｂ）に示すように、読出データＤＱはスト
ローブ信号の立ち上がりエッジと立ち下がりエッジの両
方に同期して変化する。従って、ラッチ信号生成回路２
４は、例えば、ストローブ信号を１／４サイクル遅延さ
せたラッチ信号ａと、それと相補関係にあるラッチ信号
ｂ（すなわち、ストローブ信号を３／４サイクル遅延さ
せた信号）とを生成する。

【００１２】図３は、メモリコントローラ２のラッチ信
号生成回路の従来の構成例を示す図であり、ストローブ
信号を上記のような量だけ遅延させるディレイライン２
４１が使用される。ディレイライン２４１は、直列に接
続した多数のインバータを有し、出力を取り出す位置を
選択することにより遅延量が設定できるようになってい
る。構成したメモリシステムにおけるクロックの周期と
各部の遅延量を考慮して、ディレイライン２４１におけ
る遅延量を選択する。

【００１３】しかし、図３のディレイライン２４１の遅
延量は選択は可能であるが、一旦選択した遅延量は固定
である。そのため、構成したメモリシステム毎にクロッ
ク周期や各部の遅延量を考慮して遅延量を選択する必要
があり煩雑であるという問題があった。更に、温度変
化、電源電圧の変動などによりディレイライン２４１や
各部の遅延量が変化すると、ラッチ信号が最適なラッチ
タイミングからずれるという問題がある。

【００１４】なお、図１のメモリデバイス１のラッチ信
号生成回路１１においても同様の遅延回路が必要であ
る。このラッチ信号生成回路１１に図３のディレイライ
ン２４１を使用することも考えられるが、その場合には
遅延量が固定であり、メモリデバイスを特定のクロック
周波数用に限定する必要が生じるので、汎用性が損なわ
れるという問題を生じる。

【００１５】特開平１０−２２８４４９号公報は、この
ような問題を解決するため、遅延量が可変の可変ディレ
イラインとこの可変ディレイラインと等価なダミーディ
レイラインとを有し、ダミーディレイラインで遅延され
たダミー信号の位相とクロック信号の位相を比較して最
適なラッチタイミングになるようにフィードバック制御
するラッチ信号生成回路を有するメモリデバイスを開示
している。更に、特開平１０−２２８４４９号公報は、
可変ディレイラインを並列に複数個設け、前の可変ディ
レイラインの出力が次の入力になるように接続し、各可
変ディレイラインの遅延量を共通に制御する構成で、可
変ディレイラインの出力がクロック信号と同位相になる
ように制御することで所定の位相シフトした信号を発生
するラッチ信号生成回路を有するメモリデバイスを開示
している。特開平１０−２２８４４９号公報に開示され
た構成をメモリコントローラのラッチ信号生成回路に適
用すれば、任意の構成のメモリシステムに適用可能で、
温度変化があっても常時最適なラッチ信号を発生するこ
とが可能である。

【００１６】

【発明が解決しようとする課題】しかし、特開平１０−
２２８４４９号公報に開示された構成は、並列に設けた
複数個の可変ディレイラインを有し、回路規模が複雑に
なるという問題がある。更に、並列に設けた複数個の可
変ディレイラインでは、遅延量の最小調整量は各可変デ
ィレイラインの１段の遅延量の複数倍になる。例えば、
４個の可変ディレイラインを並列に設けると、１／４位
相ずれた４つの信号が生成できるが、最小調整量は４倍
になる。そのため、精密な調整が行えないという問題を
生じる。また、各可変ディレイラインの各段の遅延量を
小さくすると、その分段数を増加させる必要があり、回
路規模が大きくなるという問題を生じる。

【００１７】以上のように、図３に示したディレイライ
ンで遅延量を設定する構成は、遅延量が固定であり、メ
モリシステム毎に遅延量を設定する必要があり、煩雑で
あると共に、製造のばらつきや温度、電源電圧の変動な
どにより遅延量が変化して、ラッチ信号が最適なラッチ
タイミングからずれるという問題がある。また、特開平
１０−２２８４４９号公報に開示された構成は、複雑で
回路規模が大きくなるという問題があった。

【００１８】本発明は、このような問題に鑑みてなされ
たもので、製造のばらつきや温度、電源電圧の変動など
があっても、メモリデバイスからの読出データを最適な
タイミングでラッチできる簡単な構成のメモリシステム
及びそのセットアップ方法を実現することを目的とす
る。

【００１９】

【課題を解決するための手段】本発明のメモリシステム
は、ストローブ信号を出力し、前記ストローブ信号に同
期してデータを出力するメモリデバイスと、メモリデバ
イスからデータと共にストローブ信号を受け、ストロー
ブ信号からデータのラッチ信号を生成するラッチ信号生
成回路を有するメモリコントローラとを備えるメモリシ
ステムに関し、上記目的を実現するため、ストローブ信
号を遅延させて最適なラッチ信号を生成する可変ディレ
イ回路をメモリコントローラに設け、この可変ディレイ
回路の遅延量を変化させてメモリデバイスからの読出デ
ータが正常にラッチできる範囲を求め、可変ディレイ回
路の遅延量をその範囲内の最適な量に設定する遅延量選
択手段を備える。読出データが正常にラッチできるか
は、メモリデバイスにあらかじめ記憶してある所定の値
の参照データを読み出し、それが所定の値に一致するか
で判定する。

【００２０】本発明によれば、実際に読み出し動作を行
って読出データが正常にラッチできる可変ディレイ回路
の遅延量の範囲を求め、その範囲内で最適な遅延量に設
定するので、任意のクロック周期に対応可能で、たとえ
製造ばらつきや温度変化や電源変動があっても最適なタ
イミングでラッチすることが可能である。また、可変デ
ィレイ回路は並列にする必要がないので簡単な構成のも
のが使用可能である。更に、可変ディレイ回路の最小調
整量は１段分の遅延量であり、簡単な構成で精密な調整
が可能である。

【００２１】更に、遅延量選択手段は、メモリコントロ
ーラに接続されるマイクロプロセッサと、マイクロプロ
セッサを動作させるシーケンスプログラムにより実現さ
れるので、簡単な構成で容易に実現できる。遅延量選択
手段に参照データを記憶するレジスタを設け、参照デー
タをメモリコントローラを介してメモリデバイスに書き
込み、これを読み出す。これであれば、参照データはす
でにレジスタに記憶されているので、メモリデバイスか
ら読み出した参照データをレジスタのデータと比較する
れば、正常に読み出せたかが判定できる。

【００２２】前記遅延量選択手段は、正常な読み出しが
行える前記可変ディレイ回路の前記遅延量の範囲の中間
に前記遅延量を設定するメモリシステム。読出データが
正常にラッチできる可変ディレイ回路の遅延量の範囲を
求めたら、例えば、その範囲の中間に遅延量を設定す
る。なお、可変ディレイ回路の遅延量の設定は、メモリ
システムの起動時に行い、それ以後は設定した遅延量を
維持する。また、時間が経過するに従って最適な遅延量
からずれが生じる可能性があるので、定期的に可変ディ
レイ回路の遅延量の設定を行い、次の設定動作までは遅
延量を維持するようにしてもよい。

【００２３】

【発明の実施の形態】図４は、本発明の実施例のメモリ
システムの全体構成を示す図である。図示のように、マ
イクロプロセッサ（ＭＰＵ）３にメモリコントローラ２
が接続され、メモリコントローラ２にはダブル・データ
・レート（ＤＤＲ）型メモリデバイス１が接続され、Ｍ
ＰＵ３はメモリコントローラ２を介してＤＤＲ型メモリ
デバイス１にアクセスする。ＭＰＵ３には、読出制御プ
ログラム用ＲＯＭ５が接続されている。

【００２４】ＭＰＵ３がＤＤＲ型メモリデバイス１にデ
ータを書き込む場合には、ＭＰＵ３はメモリコントロー
ラ２のインターフェース２５にコントロール信号とアド
レス信号と書込データを出力し、メモリコントローラ２
はコントロール信号とアドレス信号からメモリデバイス
１に出力するコントロール信号とアドレス信号を生成
し、書込データと一緒にＤＤＲ型メモリデバイス１に出
力する。また、ＭＰＵ３がＤＤＲ型メモリデバイス１に
記憶したデータを読み出す場合には、ＭＰＵ３はメモリ
コントローラ２のインターフェース２５にコントロール
信号とアドレス信号を出力し、メモリコントローラ２は
このコントロール信号とアドレス信号からメモリデバイ
ス１に出力するコントロール信号とアドレス信号を生成
し、ＤＤＲ型メモリデバイス１に出力する。これに応じ
て、ＤＤＲ型メモリデバイス１は、図２の（Ｂ）に示し
たように、ストローブ信号の立ち上がりエッジと立ち下
がりエッジの両方に同期して読出データを変化させるよ
うに読出データを出力し、これと同時にストローブ信号
を出力する。

【００２５】メモリコントローラ２の可変ディレイ回路
２４２は、ストローブ信号を遅延させてラッチ信号を生
成し、ラッチ回路２３はラッチ信号に応じて読出データ
をラッチする。ラッチされた読出データは、インターフ
ェース２５を介してＭＰＵ３に読み取られる。可変ディ
レイ回路２４２は、ＭＰＵ３からインターフェース２５
を介して入力される遅延量選択信号により遅延量が選択
できるようになっている。

【００２６】読出制御プログラム用ＲＯＭ５には、以下
に説明する可変ディレイ回路２４２の遅延量選択信号を
設定するためのプログラムが記憶されており、このプロ
グラムは当該メモリシステムの起動時及びそれ以後定期
的に起動される。すなわち、前述の遅延量選択手段は、
ＭＰＵ３と読出制御プログラム用ＲＯＭ５に記憶された
プログラムにより実現される。なお、遅延量選択手段を
ハードウエア回路で実現することも可能である。

【００２７】図５は、可変ディレイ回路２４２の構成を
示す図である。この可変ディレイ回路は、直列に接続さ
れた２個のインバータ６１、６２に入力される信号ＩＮ
（ここではストローブ信号）を遅延させて信号ＯＵＴと
して出力する回路で、２個のインバータの間の信号配線
に接続される容量を変化させることにより遅延量を変化
させることができる。図示のように、２個のインバータ
の間の信号配線には、直列に接続した抵抗Ｒとトランジ
スタＴＲの複数の組が接続されており、オンにするトラ
ンジスタの個数により信号配線に接続される容量が変化
する。

【００２８】参照番号６１で示す部分はシフトレジスタ
であり、リセット信号ＲＳＴが「高（Ｈ）」になること
により、各段のレジスタを構成するフリップ・フロップ
はすべて同じ状態になり、トランジスタＴＲのゲートに
印加される各レジスタの出力は「低（Ｌ）」になり、ト
ランジスタＴＲはすべてオフする。この状態で、図６の
（Ａ）に示すように、遅延量選択信号から生成される制
御信号ｓｒｅをＨにすると（他の制御信号ｓｒｏ，ｓｌ
ｅ，ｓｌｏはＬのままである。）、最初のレジスタの出
力のみがＨになり、１段目のＴＲがオンする。他のＴＲ
はオフのままであるから、１組分だけ容量が増加して出
力信号ＯＵＴの遅延量は少し増加する。次に、制御信号
ｓｒｏをＨにすると、２番目のレジスタの出力もＨにな
り、２段目のＴＲがオンする。１番目のレジスタの出力
はＨのままで、３番目以降のレジスタの出力はＬのまま
であるから、２組分だけ容量が増加して、出力信号ＯＵ
Ｔの遅延量は更に増加する。以下、同様に制御信号ｓｒ
ｅとｓｒｏを交互にＨにするとオンするＴＲが順に右側
に移動し、信号配線に接続される容量が順次増加し、出
力信号ＯＵＴの遅延量が増加する。

【００２９】逆に、いくつかのＴＲがオンした状態で、
図６の（Ｂ）に示すように、制御信号ｓｌｅとｓｌｏを
交互にＨにすると（他の制御信号ｓｒｅ，ｓｒｏはＬの
ままである。）、オンしたＴＲが右側から順にオフし、
信号配線に接続される容量が順次減少し、出力信号ＯＵ
Ｔの遅延量が減少する。図５の可変ディレイ回路では、
以上のようにして、遅延量選択信号に応じた遅延量だけ
入力信号ＩＮ（ここではストローブ信号）を遅延させて
出力信号ＯＵＴを出力する。

【００３０】図７は、最適ラッチタイミングを説明する
図である。ラッチ回路はラッチ信号の立ち上がりエッジ
でデータをラッチするが、データはラッチ信号の立ち上
がりエッジの前と後の所定期間安定していることが要求
され、エッジの前の安定している必要のある期間をセッ
トアップ時間、エッジの後の安定している必要のある期
間をホールド時間と称する。本実施例のメモリデバイス
はＤＤＲ型であるので、データはストローブ信号の立ち
上がりエッジと立ち下がりエッジで変化する。図１に示
すように、メモリデバイス１は出力タイミング調整回路
を有し、データがストローブ信号の立ち上がりエッジと
立ち下がりエッジで変化するように正確に制御するが、
回路の誤差やメモリデバイス１からメモリコントローラ
２までの送信経路の遅延時間の差などのためにある程度
のずれが生じる。そのため、正確なデータが確実に得ら
れる期間は、ストローブ信号の２つのエッジ間の期間よ
り短くなる。この期間がデータ有効期間である。従っ
て、このデータ有効期間に対して上記のセットアップ時
間とホールド時間を考慮すると、有効なラッチが可能な
範囲は、図で斜線で示した範囲になる。ここでは、この
範囲の中間でラッチ信号が立ち上がるように調整する。

【００３１】図８は、ＭＰＵ３と読出制御プログラム用
ＲＯＭ５に記憶されたプログラムにより実現される遅延
量選択手段による遅延量（ディレイ値）設定手順を示す
フローチャートである。また、図９は正常な読出タイミ
ングであるか判定する動作を説明する図であり、図１０
から図１３は調整途中と設定終了後の読出データを説明
するタイムチャートである。以下、これらの図を参照し
ながらディレイ値設定手順を説明する。

【００３２】ステップ１０１では、図５の可変ディレイ
回路２４２にリセット信号ＲＳＴを入力して、可変ディ
レイ回路２４２の遅延量（ディレイ値）を最小量に設定
する。ステップ１０２では、図９の（Ａ）に示すよう
に、ＭＰＵ３は読出制御プログラム用ＲＯＭ５から参照
データを読み出し、コントローラ２を介してメモリデバ
イス１に書き込むと共に、ＭＰＵ３内のレジスタ３１に
記憶する。ここで、参照データは“００１０”とする。

【００３３】ステップ１０３では、図９の（Ｂ）に示す
ように、ＭＰＵ３はコントローラ２を介してメモリデバ
イス１から先程書き込んだ参照データを読み出す（リー
ドする）。この時、メモリデバイス１はストローブ信号
に同期して参照データを出力し、コントローラ２のラッ
チ回路２３は可変ディレイ回路２４２からのラッチ信号
に同期して参照データをラッチする。この読み出された
参照データは、ＭＰＵ３に出力される。

【００３４】ステップ１０４では、ＭＰＵ３は読み出さ
れた参照データとレジスタ３１に記憶された参照データ
を比較し、一致するか判定する。ステップ１０１で可変
ディレイ回路２４２の遅延量は最小量に設定されてお
り、図１０に示すように、ラッチ信号はストローブ信号
を少し遅延した信号である。なお、図２の（Ｂ）に示し
たように、ＤＤＲ型メモリデバイスの場合、ラッチ信号
は１８０°位相のずれた２つの信号を発生するが、ここ
では説明の都合上ラッチ信号の立ち上がりと立ち下がり
の両方のエッジでラッチするとして図示する。図１０に
示すように、ラッチ信号の変化エッジは、データが変化
した直後にあり、セットアップ時間が不十分である。そ
のため、読み出された参照データは“０００１”とな
り、レジスタに記憶された本来の参照データと不一致で
あると判定される。従って、ステップ１０５に進み、遅
延量選択信号により可変ディレイ回路２４２の遅延量を
１段分増加させる。実際には、図５の制御信号ｓｒｅ又
はｓｒｏをＨにする。この後、ステップ１０３に戻り、
ステップ１０３から１０５の動作を繰り返す。

【００３５】上記の動作を繰り返すことにより、可変デ
ィレイ回路２４２の遅延量が増加し、読み出したデータ
が変化してからセットアップ時間の経過後にラッチ信号
が変化するようになる。この時には、ステップ１０４
で、図１１に示すように、読み出された参照データは
“００１０”となり、レジスタに記憶された本来の参照
データと一致すると判定され、ステップ１０６に進み、
その時点の遅延量をｔ１として記憶する。

【００３６】ステップ１０７では、ステップ１０３と同
様にメモリデバイス１から参照データを読み出し、ステ
ップ１０８で読み出した参照データとレジスタ３１に記
憶された参照データが不一致であるか判定する。一致す
る場合にはステップ１０９に進み、可変ディレイ回路２
４２の遅延量を１段分増加させてからステップ１０７に
戻り、ステップ１０７から１０９の動作を繰り返す。

【００３７】上記の動作を繰り返すことにより、可変デ
ィレイ回路２４２の遅延量が増加し、ラッチ信号が変化
してからホールド時間が経過する前にデータが変化する
ようになる。この時には、ステップ１０８で、図１２に
示すように、読み出された参照データは“０１００”と
なり、レジスタに記憶された本来の参照データと不一致
と判定され、ステップ１１０に進み、その時点の遅延量
をｔ２として記憶する。ｔ１とｔ２が、正常な読み出し
が行える可変ディレイ回路２４２の遅延量の下限と上限
であり、その間の範囲で正常な読み出しが行える。

【００３８】ステップ１１１で、上記のｔ１とｔ２か
ら、ｔ３＝ｔ２−（ｔ２−ｔ１）／２の式に従ってｔ３
を演算し、ステップ１１２で可変ディレイ回路２４２の
遅延量をｔ３ｄａｋｅ減少させる。この状態では、ラッ
チ信号はデータに対して図１３に示すような状態、すな
わち、上記のｔ１とｔ２を下限と上限とする範囲の中間
に遅延量が設定される。これで、遅延量設定動作が終了
する。設定した遅延量はそのまま維持される。読出制御
プログラム用ＲＯＭ５に記憶された遅延量選択信号を設
定するためのプログラムを定期的に起動する場合には、
各動作で設定された遅延量を次に遅延量設定動作を行う
まで維持する。

【００３９】以上本発明の実施例を説明したが、本発明
は各種の変形例が可能であり、例えば、図５に示した可
変ディレイ回路の代わりに、特開平１０−２２８４４９
号公報に開示された、図１４に示すような可変ディレイ
ラインを使用することも可能である。この可変ディレイ
ラインは、直列に接続した複数のディレイ素子７２と、
複数のディレイ素子７２のいずれかの出力を選択するセ
レクタ７３とを有するディレイラインと、セレクタ７３
の選択位置を指示するシフトレジスタ７４とを備え、選
択位置に応じてディレイ素子７２の段数が変化するので
遅延量が変化する。

【００４０】

【発明の効果】以上説明したように、本発明によれば、
メモリデバイスからの読出データを最適なタイミングで
ラッチできるメモリシステムが簡単な構成で実現でき、
しかも製造のばらつきや温度、電源電圧の変動などがあ
っても最適なタイミングに設定できる。これにより、高
速のデータ読み出しが可能なメモリシステムが低コスト
で実現できる。

【図面の簡単な説明】

【図１】同期型メモリシステムの構成例を示す図であ
る。

【図２】同期型メモリシステムにおける読出データ、ス
トローブ信号及びラッチ信号の関係を示す図である。

【図３】メモリコントローラの読出データ入力部の従来
例の構成を示す図である。

【図４】本発明の実施例のメモリシステムの全体構成を
示す図である。

【図５】実施例のディレイ回路の構成を示す図である。

【図６】図５のディレイ回路の制御信号の波形を示す図
である。

【図７】最適ラッチタイミングを説明する図である。

【図８】遅延量（ディレイ値）を設定する手順を示すフ
ローチャートである。

【図９】正常な読出タイミングであるか判定する動作を
説明する図である。

【図１０】設定動作における読出データと比較結果を示
すタイムチャートである。

【図１１】設定動作における読出データと比較結果を示
すタイムチャートである。

【図１２】設定動作における読出データと比較結果を示
すタイムチャートである。

【図１３】設定終了後の読出データのラッチタイミング
を示すタイムチャートである。

【図１４】可変ディレイ回路の他の構成例を示す図であ
る。

【符号の説明】

１…メモリデバイス ２…メモリコントローラ ３…マイクロプロセッサ ５…読出制御プログラム用ＲＯＭ ２３…読出データラッチ回路 ２４…ラッチ信号生成回路 ２５…インターフェース ２４２…可変ディレイ回路

Claims (10)

【特許請求の範囲】
1. 【請求項１】 ストローブ信号を出力し、前記ストロー
   ブ信号に同期してデータを出力するメモリデバイスと、 前記メモリデバイスからデータと共に前記ストローブ信
   号を受け、前記ストローブ信号から前記データのラッチ
   信号を生成するラッチ信号生成回路を有するメモリコン
   トローラとを備えるメモリシステムにおいて、 前記ラッチ信号生成回路は、前記ストローブ信号を遅延
   させて前記ラッチ信号を生成し、遅延量が可変の可変デ
   ィレイ回路を備え、 当該メモリシステムは、前記メモリコントローラを介し
   て前記メモリデバイスに記憶された所定の値の参照デー
   タを前記可変ディレイ回路の遅延量を変えて読み出し、
   読み出した前記参照データが前記所定の値と一致するか
   を判定し、正常な読み出しが行える前記可変ディレイ回
   路の前記遅延量の範囲を求め、該範囲から前記可変ディ
   レイ回路の前記遅延量を設定する遅延量選択手段を備え
   ることを特徴とするメモリシステム。
2. 【請求項２】 請求項１に記載のメモリシステムであっ
   て、 前記遅延量選択手段は、前記参照データを記憶するレジ
   スタを備え、 前記遅延量選択手段は、前記参照データを前記メモリコ
   ントローラを介して前記メモリデバイスに書き込み、前
   記メモリデバイスから読み出した前記参照データを前記
   レジスタのデータと比較することにより、前記参照デー
   タが前記所定の値と一致するかを判定するメモリシステ
   ム。
3. 【請求項３】 請求項１に記載のメモリシステムであっ
   て、 前記遅延量選択手段は、正常な読み出しが行える前記可
   変ディレイ回路の前記遅延量の範囲の中間に前記遅延量
   を設定するメモリシステム。
4. 【請求項４】 請求項１に記載のメモリシステムであっ
   て、 前記遅延量選択手段は、当該メモリシステムの起動時
   に、前記可変ディレイ回路の前記遅延量の設定を行い、
   それ以後設定した前記遅延量を維持するメモリシステ
   ム。
5. 【請求項５】 請求項４に記載のメモリシステムであっ
   て、 前記遅延量選択手段は、当該メモリシステムの起動時に
   前記可変ディレイ回路の前記遅延量の設定を行った後、
   定期的に前記可変ディレイ回路の前記遅延量の設定を行
   い、次の設定動作まで前記遅延量を維持するメモリシス
   テム。
6. 【請求項６】 請求項１に記載のメモリシステムであっ
   て、 前記メモリコントローラに接続されるマイクロプロセッ
   サを備え、 前記遅延量選択手段は、前記マイクロプロセッサを動作
   させるシーケンスプログラムにより実現されるメモリシ
   ステム。
7. 【請求項７】 ストローブ信号を出力し、前記ストロー
   ブ信号に同期してデータを出力するメモリデバイスと、
   前記メモリデバイスからデータと共に前記ストローブ信
   号を受け、前記ストローブ信号から前記データのラッチ
   信号を生成するラッチ信号生成回路を有するメモリコン
   トローラとを備え、前記ラッチ信号生成回路は、前記ス
   トローブ信号を遅延させて前記ラッチ信号を生成し、遅
   延量が可変の可変ディレイ回路を備えるメモリシステム
   において前記可変ディレイ回路の遅延量を設定するメモ
   リシステムのセットアップ方法であって、 前記メモリコントローラを介して前記メモリデバイスに
   記憶された所定の値の参照データを前記可変ディレイ回
   路の遅延量を変えて読み出し、 読み出した前記参照データが前記所定の値と一致するか
   を判定し、正常な読み出しが行える前記可変ディレイ回
   路の前記遅延量の範囲を求め、 該範囲から前記可変ディレイ回路の前記遅延量を設定す
   ることを特徴とするメモリシステムのセットアップ方
   法。
8. 【請求項８】 請求項７に記載のメモリシステムのセッ
   トアップ方法であって、 前記メモリデバイスから前記参照データを読み出す前
   に、前記参照データを前記メモリコントローラを介して
   前記メモリデバイスに記憶するメモリシステムのセット
   アップ方法。
9. 【請求項９】 請求項７に記載のメモリシステムのセッ
   トアップ方法であって、 当該セットアップ方法は、前記メモリシステムの起動時
   に行われ、それ以後設定した前記遅延量を維持するメモ
   リシステム。
10. 【請求項１０】 請求項９に記載のメモリシステムのセ
    ットアップ方法であって、 当該セットアップ方法は、前記メモリシステムの起動時
    に行われた後、定期的に行われ、次の設定動作まで前記
    遅延量を維持するメモリシステムのセットアップ方法。