JPH10232818A - メモリ・コントローラ - Google Patents

メモリ・コントローラ

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JPH10232818A
JPH10232818A JP10004583A JP458398A JPH10232818A JP H10232818 A JPH10232818 A JP H10232818A JP 10004583 A JP10004583 A JP 10004583A JP 458398 A JP458398 A JP 458398A JP H10232818 A JPH10232818 A JP H10232818A
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JP
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data
memory
signal
delay
memory controller
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JP10004583A
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Pierre-Yves Thoulon
ソーロン・ピエール・イブス
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HP Inc
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Hewlett Packard Co
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Publication date
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    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
    • G06F13/4239—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with asynchronous protocol

Abstract

(57)【要約】 【課題】メモリ構成の変化に柔軟に対処できるストロー
ブ信号生成手段を持つメモリ・コントローラを提供す
る。 【解決手段】クロック信号に連係するようにプログラム
されたタイミングでストローブ信号を提供するプログラ
ム可能手段をメモリ・コントローラに備える。該プログ
ラム可能手段は、メモリ構成に対応したストローブ信号
を生成できるように自動的にプログラムされ、例えば、
該メモリ・コントローラを含むシステムの電力投入と同
時にプログラムが実行されるように構成される。また、
信号遅延特性の変化を検出するため信号遅延特性を示す
パラメータの値を定期的に測定し、検出される信号遅延
特性における変化に応答して、上記プログラム手段のプ
ログラムを漸増的に変更して、上記変化に対応する適切
なストローブ信号のタイミングが決定され、上記プログ
ラム可能手段に組み込まれる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、プログラム可能な
ストローブ遅延機能を持つメモリ・コントローラに関す
るもので、特に、そのようなメモリ・コントローラをプ
ログラムする方法およびメモリ・コントローラにおける
データ読み取りの信頼性を向上させる方法に関するもの
である。
【０００２】
【従来の技術】本発明は、メモリからデータを読み取る
問題を対象とする。図１は、データ・バス２およびいく
つかのメモリ・モジュール３、４および５を含む従来技
術のメモリ・コントローラを示すブロック図である。メ
モリ・コントローラの内部は、データ・バス２に接続す
る一連のデータ・ラッチ機構６を含む。メモリ・クロッ
ク信号MEMCLKが、メモリ・コントローラ１およびいくつ
かの異なるメモリ・モジュールを通過する信号線７上に
存在する。メモリ・コントローラ１は、異なるメモリ・
モジュールからデータを読み取るため信号線８上に制御
信号CTRLを伝送する。この場合、信号のタイミングはク
ロック信号MEMCLKと連係する。メモリ・バス上のデータ
は、入力９がストローブ信号(strobe signal)によって
動作可能状態にされている時データ・ラッチ機構６にお
いてラッチされる。図１には、メモリ・アドレス制御線
およびメモリ書き込み制御線は図示されていない。
【０００３】図２は、図１の装置における種々の信号の
タイミング図である。図２において、符号１０は信号線
７上のメモリ・クロックMEMCLKである。データがメモリ
・モジュール３、４、５から読み取られる時、読み取り
信号CTRL１１が信号線８上に伝送される。一定数のメモ
リ・クロック・サイクル(例えば図２の場合３サイクル)
の後、メモリ・コントローラにおけるデータ・ラッチ６
の入力９が動作可能状態にされ、データ・バスを介して
メモリ・モジュール３、４、５から到来するデーデータ
がラッチされる。符号１２は、データ・ラッチ６を動作
可能にさせるストローブ信号を示し、符号１３、１４お
よび１５は、データ・バス２の上の種々のメモリ・モジ
ュール３、４、５によって送られるそれぞれのデータを
示す。符号１６は、メモリ・モジュール３、４および５
からのデータが有効な状態で読み取られることができる
時間間隔を意味するデータ窓を示す。
【０００４】図１のシステムにおいては、読み取り制御
信号１１と入力９におけるデータ・ラッチを動作可能に
するストローブ信号の間の遅延は、図１におけるCTRL信
号線７と入力９の間のブロック１７によって示されてい
るように、ハードウェアによって設定される。
【０００５】また、データ・バスの適切な読み取りを保
証するように各クロック・サイクルにおいて適切なタイ
ミングでストローブ信号を発生させてあらゆるクロック
・サイクル毎にデータをラッチ６に読み取るングでスト
ローブ信号は生成される形態が提案されている。しかし
ながら、CTRL信号オンの後MEMCLK信号が適切な回路によ
ってあらかじめ定められた数カウントされた場合にのみ
データ・ラッチの内容は有効と見なされる。このアプロ
ーチにおいて、ストローブ信号は、遅延されたクロック
信号MEMCLKによって形成されるクロック信号であり、こ
れら２つのクロックの間の遅延は、例えば、メモリ・コ
ントローラ回路上の２つのピンの間の所与の長さの伝導
経路によって設定される。
【０００６】上記の諸構成はいくつかの欠点を持つ。第
１に、そのような構成は、メモリ・モジュールの構成変
更の影響という問題に対処してなく、従って、高度実装
メモリあるいは高速メモリに関してうまく働かないであ
ろう。第２に、ストローブ信号とCTRL信号の遅延の計算
は、困難な作業であり、遅延の正しい統計的値を決定す
るには膨大な実験を伴う。
【０００７】
【発明が解決しようとする課題】かくして、高度実装メ
モリあるいは高速メモリ構成において遭遇されるデータ
読み取りの問題に対処することが必要とされる。メモリ
・バスが高度に実装される場合、例えば、同一メモリ・
バス上に４またはそれ以上のメモリ・モジュールが存在
する場合に、この問題は発生する。また、高速メモリ、
例えば１００ＭＨＺ以上のメモリ・クロックや同期メモ
リ・システムの場合この問題は発生する。このような場
合、メモリ・モジュール間の伝送時間の相違は無視する
ことができない。データを読み取るデータ窓１６(図２)
はかなり小さくなり、すべての可能な構成における正し
い読み取りを保証することが困難となる。実際、１２５
ＭＨｚのクロック周波数の場合典型的には約４または５
ｎｓの間に各メモリ・モジュールからデータが読み取ら
れ、データ窓１６はシステムにおける種々の片寄りによ
って縮小される。
【０００８】更に、データ窓１６の位置および持続時間
はメモリ・バスの負荷に依存し、メモリ・バス自体もメ
モリ・モジュールの実際の構成に依存するという事実が
問題を発生させる。メモリ構成は固定的ではなく、ユー
ザの要求に従っていつでも変わり得る。これらの問題
は、メモリ構成の如何にかわらず全速力で動作しかつ信
頼性を保ちながらデータをラッチすることができるよう
なメモリ・コントローラの設計を非常に難しくしてい
る。メモリ・バスの負荷やメモリ・コントローラの実際
の構成がどのようなものであろうと、また高速な場合で
あろうと、メモリ構成の如何にかわらず、全速力で動作
しかつ信頼性を保ちながらデータをラッチすることがで
きるメモリ・コントローラが求められている。
【０００９】
【課題を解決するための手段】本発明は、第１の局面に
おいて、クロック信号のためのクロック信号線、少なく
とも１つのメモリ・モジュールに接続するデータ受け取
り手段、データ受け取り手段に接続しストローブ信号の
制御のもとデータをラッチするデータ・ラッチ手段、お
よび、クロック信号に連係するようにプログラムされた
タイミングでストローブ信号を提供するプログラム可能
手段、を備えるメモリ・コントローラを提供する。
【００１０】１つの側面において、上記プログラム手段
は、上記クロック信号線と上記データ・ラッチ手段の間
に配置されて動作するプログラム可能遅延手段を含む。
別の側面において、上記プログラム手段は、上記クロッ
ク信号と連係したタイミングで生成されるメモリ読取信
号を搬送する機能を持つメモリ制御信号線と上記データ
・ラッチ手段の間に配置されて動作するプログラム可能
遅延機構を含む。
【００１１】更に本発明の別の側面において、上記プロ
グラム可能遅延手段は、ストローブ信号を作成するため
上記プログラム手段を自動的にプログラムする機能を含
み、それによって、上記プログラム手段は、例えば、該
メモリ・コントローラを含むシステムの電力投入と同時
にプログラムを実行するように動作する。
【００１２】更に、上記メモリ・コントローラを組み入
れるシステムにおいて、信号遅延特性の変化を検出する
ため該システムにおける信号遅延特性を示すパラメータ
の値を定期的に測定する第１の手段、上記第１の手段に
よって検出される信号遅延特性における変化に応答し
て、上記プログラム手段のプログラムを漸増的に変更し
て、上記変化に対応するように上記タイミングを補正す
る第２の手段が提供される。
【００１３】本発明の更に別の局面に従って、メモリ・
コントローラにおける上記プログラム手段をプログラム
する方法が提供される。該方法は、(a)ある１つの所与
の値に対して上記プログラム手段をプログラムするステ
ップ、(b)メモリ・コントローラを使用してメモリ手段
にデータを書き込むステップ、(c)メモリ・コントロー
ラを使用してメモリ手段に書き込まれたデータを読み取
るステップ、(d)上記ステップ(b)において読み取られた
データが上記ステップ(c)において書き込まれたデータ
と同一であるか否かを判断するステップ、(e)上記ステ
ップ(d)が少くとも１つの所与の値に関して肯定の結果
を与えるまで上記ステップ(a)乃至ステップ(d)を反復す
るステップ、および(f)上記少なくとも１つの所与の値
に対して上記プログラム手段をプログラムするステッ
プ、を含む。
【００１４】１つの側面において、上記ステップ(e)は
所与の値を増分させるステップを含み、この場合、一旦
上記ステップ(d)が肯定の結果を与えたなら、ステップ
(d)が否定の結果を与えるまで上記ステップ(a)乃至ステ
ップ(d)が反復される。代替的には、上記ステップ(e)は
所与の値を減分させるステップを含み、この場合、一旦
上記ステップ(d)が肯定の結果を与えたなら、ステップ
(d)が否定の結果を与えるまで上記ステップ(a)乃至ステ
ップ(d)が反復される。いずれの場合においても、上記
ステップ(f)は、それによってステップ(d)が肯定結果を
出す値を含む範囲から１つの値を選択するステップを含
む。
【００１５】すべてのプログラム可能な値に関してステ
ップ(e)を反復することも可能である。この場合、ステ
ップ(f)は、(g)ステップ(d)が肯定的結果を出す値の複
数の範囲を決定するステップ、および(h)それらの範囲
の最大範囲を決定するステップを含み、上記プログラム
手段が上記最大範囲に含まれる１つの値に対してプログ
ラムされる。
【００１６】本発明の更にまた別の局面に従って、メモ
リ・コントローラにおいて読み取られるデータの信頼性
を向上させる方法が提供される。この方法は、クロック
信号と読取ストローブ信号の間の遅延をプログラムする
ステップを含む。このプログラム方法は、例えばメモリ
・コントローラの電源投入の時点で実行される。
【００１７】
【発明の実施の形態】図３は、いくつかのメモリ・モジ
ュールを備える本発明に従ったメモリ・コントローラの
ブロック図である。図３のメモリ・コントローラ１９
は、データ・バス２を経由してメモリ・モジュール３、
４および５から到来するデータをラッチするデータ・ラ
ッチ機構６を含む。メモリ・モジュールは、例えばＳＤ
ＲＡＭモジュールから構成される。データ・ラッチ６は
入力９上のストローブ信号によって動作可能にされる。
メモリ・クロック信号MEMCLKはクロック信号線７上に存
在する。従来技術の関連して上述されたものと同様な形
態で、ストローブ信号によって、各クロック・サイクル
毎にデータがラッチ６に読み込まれ、このデータはCTRL
信号がオンとされた後の所定のMEMCLKサイクル数経過後
に有効データとして取り扱われる。
【００１８】本発明に従って、メモリ・コントローラ１
９は、クロック信号MEMCLKと連係するタイミングでスト
ローブ信号を生成するようにプログラムするプログラム
手段２０を含む。このようなプログラム手段を使用し
て、メモリ構成に応じたストローブ遅延をプログラムす
ることが可能であり、これにより、CTRL信号に対応した
正しいデータ読み取りが保証される(メモリ・データ読
取信号CTRLのタイミングをMEMCLK信号と合わせることが
可能であるので、ストローブ信号のタイミングをMEMCLK
信号に合わせることは可能である)。図３に示されるよ
うに、プログラム手段２０は、例えば、メモリ・クロッ
ク信号線７とデータ・ラッチ６の入力９の間に接続され
るプログラム可能遅延線を含むことができる。このプロ
グラム遅延線は、既知の方法で遅延持続時間を決定する
プログラム可能レジスタを含むこともできる。この構成
は、メモリ・コントローラの１つのレジスタの単純なソ
フトウェア・プログラミングによってストローブ遅延の
プログラム化の実施を容易にさせるものである。
【００１９】ストローブ遅延の範囲および増減単位は、
例えば、１２５ＭＨＺのクロック周波数で最高４つのメ
モリＳＤＲＡＭモジュールにアクセスするメモリ・コン
トローラに関して、２ないし１０ナノ秒の範囲および１
５０ピコ秒の増減単位が十分なものであると判明してい
る。プログラム手段２０がメモリ・コントローラのレジ
スタを含むとすれば、このレジスタのサイズは、ストロ
ーブ遅延の範囲および増減単位によって決定される。
【００２０】図３は、本発明の理解に必要なメモリ・コ
ントローラのコンポーネントだけを示すしている。メモ
リ・コントローラ１９の他のコンポーネントは表現され
ていない。例えば、本実施形態において、メモリ・コン
トローラは、CTRL信号オンの後のあらかじめ定められた
メモリ・サイクル数の後データ・ラッチ６の読み取りを
動作可能にする電気回路を含むであろうが、この回路は
図３に示されていない。
【００２１】当然のことながら、プログラム可能遅延線
を使用して制御信号CTRLに基づいてストローブ信号を派
生させることによって、図１の形態のメモリ・コントロ
ーラにおいて本発明を実施することもまた可能であろ
う。CTRL信号がMEMCLKとタイミングを同じにされるの
で、図３のような実施形態は、ストローブ信号は間接的
ではあるがMEMCLK信号とタイミングを同じにされる。
【００２２】どのような実施形態であろうと、この発明
を実施するメモリ・コントローラは、状況に応じて、す
なわち、例えばメモリ・モジュール構成やメモリ搭載等
々に対応したストローブ信号遅延のプログラム化を可能
にする。これは、メモリ・バス上の負荷やメモリ・コン
トローラの実際の構成における変化にかかわらず、いか
なるメモリ構成においても信頼性を保ちながらメモリ・
コントローラが全速力で動作することを可能にする。
【００２３】ストローブ信号遅延のプログラム手段への
プログラム実行は、いつでも必要な時に実施できる。本
発明の１つの好ましい実施形態において、ストローブ信
号を派生させる手段２０は、メモリ・コントローラの電
力投入時に遅延プログラミング装置２５によってプログ
ラムされ、メモリ構成のいかなる変化も適切に考慮され
ることが保証される。また、メモリ構成の変化が検出さ
れる毎にいつでもプログラムを実施することが可能であ
る。プログラム手段２０をプログラムする装置２５は、
メモリ・コントローラの内部または外部においてあるい
はファームウェア制御の下で動作するシステム・マイク
ロプロセッサによって提供される専用ハードウェア電気
回路の形式を持つ場合もある。
【００２４】図４は、本発明に従ったストローブ信号遅
延をプログラムする方法の流れ図である。図４の方法
は、ストローブ信号を派生させるプログラム手段のため
の簡単で迅速な方法である。図４の方法において、スト
ローブ信号を派生させる手段２０は、メモリ・クロック
信号とストローブ信号の間の遅延Δを設定するようにプ
ログラムされることができると仮定される。遅延Δは、
範囲Δmin−Δmaxおよび増減単位gを用いてプログラム
される。
【００２５】ステップ３０−４２において、メモリから
のデータの正しい読み取りを保証する最低値Δを決定す
る。ステップ３０において、遅延Δは最小値Δminに設
定される。ステップ３１において、データがメモリに書
かれる。ステップ３２において、メモリからデータが読
み取られる。ステップ３３において、メモリから読み取
られたデータがメモリに書き込まれたデータと比較され
る。読取データと書込データが相違すれば、プログラム
はステップ３４へ進む。読取データと書込データが相違
しなければ、プログラムはステップ３５へ進む。ステッ
プ３４において、遅延はｇだけ増分される。次にプログ
ラムはステップ３１へ戻る。
【００２６】ステップ３５において、Δは、メモリにお
ける正しいデータ読み取りを既に行ったことがある値を
持つ。複数の動作に関してこの値のデルタが正しいデー
タ読み取りを与えることを保証するため、好ましくはこ
のデータはステップ３６−４１において検査される。こ
の信頼性テストは必須ではなくスキップしてもよい。ス
キップする場合プログラムはステップ４２へ直接進む。
【００２７】ステップ３６−４１において、imax書き込
み／読み取り演算を実行することによって、Δの現在値
を持つ書き込み／読み取り演算の信頼性が検査される。
ステップ３６において、パラメータｉは１に設定され
る。ステップ３７においてデータがメモリへ書かれる。
ステップ３８においてメモリからデータが読み取られ
る。ステップ３９において、メモリから読み取られたデ
ータがメモリに書き込まれたデータと比較される。読み
取られたデータと書き込まれたデータが異なる場合、Δ
の現在値は信頼できないと判断される。読取データと書
込データが同じ場合、プログラムはステップ４０へ進
む。
【００２８】ステップ４０において、imax書き込み／読
み取り演算が実行されたかどうか、すなわちi>=imaxで
あるか、検査される。i>=imaxでなければプログラムは
ステップ４１へ進む。ステップ４１において、iが1増分
される。プログラムはステップ３７へ進み、信頼性検査
が繰り返される。ステップ４０においてi>=imaxであれ
ば、Δの現在値は、(imax+1)回の読取／書込演算に関し
て信頼性があることが証明されたこととなる。次にプロ
グラムはステップ４２へ進む。
【００２９】ステップ４２において、Δの現在値がΔ-
として記憶される。Δのこの値は、データの読み取りが
成功している最低値である。次に、Δの値はgだけ増分
され、プログラムはステップ４３へ進む。
【００３０】ステップ４３−４９において、プログラム
は遅延に関する値Δ+を決定する。Δ-からΔ+までの範
囲において、データはメモリから正しく読み取られる可
能性がある。ステップ４３においてデータがメモリに書
き込まれる。ステップ４４においてデータはメモリから
読み取られる。ステップ４５において、メモリから読み
取られたデータがメモリに書き込まれたデータと比較さ
れる。読取データと書込データが相違すれば、プログラ
ムはステップ４８へ進む。読取データと書込データが一
致すれば、プログラムはステップ４６へ進む。
【００３１】ステップ４６において、Δの現在値が少な
くとも１つの正しいデータ読み取りを与えていると判断
される。複数の読み書き動作に関してこの値が正しいデ
ータ読み取りを与えることを保証するため、好ましくは
このデータはステップ３６−４１と同様のステップで検
査される。しかしこの信頼性テストは必須ではなくスキ
ップしてもよい。次に、Δの現在値が最大値Δmaxと比
較される。Δ＝Δmaxであれば、プログラムはステップ
４９へ進み、そうでなければステップ４７へ進む。ステ
ップ４７において、遅延Δはgだけ増分され、プログラ
ムはステップ４３へ進む。
【００３２】ステップ４８において、少なくとも１つの
正しいメモリ・データ読み取りを与えるΔの値が取得さ
れている。このステップにおいて、Δ-とΔ-gの間のΔ
値すなわちΔの現在値から１増分減じた値がメモリの正
しい読み取りを保証すると判断される。値(Δ-g)がΔ+
として記憶される。次にプログラムはステップ５０へ進
む。ステップ４９において、Δ-とΔmaxの間のΔの値が
メモリの正しい読み取りを与えると判断される。値Δ
maxがΔ+として記憶され、プログラムはステップ５０へ
進む。
【００３３】ステップ５０において、Δ-およびΔ+の間
のΔの値がデータの正しい読み取りを与えると決定され
る。次に、遅延Δは、この範囲内の任意の値、例えば
(Δ+ -Δ-)/2に最も近い値にプログラムされる。
【００３４】図４の方法は、遅延Δの単純で迅速な設定
を可能にする。その他の方法も可能であり、図４の方法
を修正することも可能である。例えば、図４の流れ図に
おいて、各読み取りステップが書き込みステップの後に
続き、メモリに書き込まれる情報は各読み取り／書き込
み動作毎に変わり、メモリの正しい統計的検査を確実に
する。しかし、１つの書き込みステップだけを行い常に
同じデータを読み取ることも可能である。更に、Δ+の
決定で開始して、次にΔ-を決定することも可能であ
る。これらのための必要な変更は当業者には明白であろ
う。
【００３５】本発明の１つの好ましい実施形態におい
て、いくつかの適切な読み取り窓[Δ-;Δ+]が存在する
か否かを確認するため遅延値の全範囲が検査され、最大
窓のΔの値が好ましくは選択される。図５は、この方法
の流れ図である。
【００３６】第１のステップ６０において、遅延Δは最
小値Δminに設定される。パラメータJは1に設定され
る。ステップ６１において、例えば図４のステップ３１
−４９を使用して、読取範囲または窓[Δ-;Δ+]が決定
される。ステップ６２において、Δ-およびΔ+の現在の
値がΔ-jおよびΔ+jとして記憶される。ステップ６３に
おいてΔ+がΔmaxと比較される。Δ+がΔmaxと等しけれ
ば、これ以上適切な窓は存在せず、プログラムはステッ
プ６５へ進む。Δ+がΔmaxと等しくなければ、ステップ
６４において、jは1だけ増分され、Δはｇだけ増分され
る。
【００３７】ステップ６５において、すべての可能なｊ
の値に関して、差(Δ+j−Δ-j)が計算される。最大の差
が決定され、それが最大の読取窓を与える。
【００３８】次にステップ６６において、遅延Δは、こ
の最大読取窓における任意の値、例えば(Δ+j−Δ-j)/2
に最も近い値にプログラムされる。但し、jはステップ
６５で決定された最大読取窓のインデックスであるとす
る。
【００３９】図５の方法は、遅延のための値がメモリか
らのデータ読み取りに適切でかつ可能な限り最大の範囲
において選択されることをを保証する。
【００４０】以上、本発明を実行する最良のモードを１
つの例として記述したが、上記以外の実施形態を使用す
ることも可能である。例えば、図４に示された以外の方
法を使用して、ストローブ信号遅延をプログラムするこ
とも可能である。他の適当なプログラミング能力が提供
されるならば、メモリ・コントローラにおけるレジスタ
以外のプログラミング手段２０を使用することも可能で
ある。
【００４１】システム動作の間あらかじめ定められた時
点でのストローブ信号遅延のための特定値をプログラム
することにに加えて、供給電圧および温度の変化に応じ
て、プログラムされる遅延値を徐々に増加させて調整す
るように遅延プログラム装置２５を構成することも可能
である。これによって、メモリ・コントローラの使用の
間のストローブ信号の変移が補正される。これは、メモ
リ・サブシステムにおける信号の遅延特性に反応するパ
ラメータの値を測定する回路を使用することによって実
施することができる。例えば、測定されるパラメータ
は、あらかじめ定められた信号の遅延を生成するために
必要とされるインバータ連鎖におけるインバータの数で
ある。装置２５は、更に、測定されるパラメータ値の時
間的変化に応答して、プログラム遅延機構２０に設定さ
れる遅延の適切な変化を決定する手段を含む。これらの
手段は、参照テーブルの形式をとることができる。一旦
適切な遅延変化が決定されたならば、装置２５は、プロ
グラムされた遅延を相応の量だけ変更する。
【００４２】ストローブ信号を生成する最も単純な方法
は、上述のようにMEMCLKまたはCTRL信号のいずれかを遅
延させることではあるが、その他の方法も可能であるこ
とは認められるであろう。例えば、独立したクロック回
路を使用してストローブ信号を生成することができる。
このクロック回路は、適当なフェーズロックドループ(p
hase-locked loop)によってMEMCLK信号と所望のフェー
ズ関係で同期化される。
【００４３】本発明には、例として次のような実施様態
が含まれる。 （１）クロック信号のためのクロック信号線と、少なく
とも１つのメモリ・モジュールに接続するデータ受け取
り手段と、上記データ受け取り手段に接続しストローブ
信号の制御のもとデータをラッチするデータ・ラッチ手
段と、上記クロック信号に連係するようにプログラムさ
れたタイミングで上記ストローブ信号を提供するプログ
ラム可能手段と、を備えるメモリ・コントローラ。 （２）上記プログラム手段が、上記クロック信号線と上
記データ・ラッチ手段の間に配置されて動作するプログ
ラム可能遅延手段を含む、上記（１）に記載のメモリ・
コントローラ。 （３）上記プログラム手段が、上記クロック信号と連係
したタイミングで生成されるメモリ読取信号を搬送する
機能を持つメモリ制御信号線と上記データ・ラッチ手段
の間に配置されて動作するプログラム可能遅延機構を更
に含む、上記（１）に記載のメモリ・コントローラ。 （４）上記プログラム手段が上記プログラムされるタイ
ミング関係を設定するためのレジスタを含む、上記
（１）乃至（３）のいずれかに記載のメモリ・コントロ
ーラ。
【００４４】（５）少なく１つのメモリ・モジュールと
上記（１）に記載のメモリ・コントローラを備えるシス
テムであって、ストローブ信号を作成するため上記プロ
グラム手段を自動的にプログラムする機能を持つ遅延プ
ログラミング手段を含むシステム。 （６）上記プログラム手段が該システムの電力投入と同
時にプログラムを実行する、上記（５）に記載のシステ
ム。 （７）少なく１つのメモリ・モジュールと上記（１）に
記載のメモリ・コントローラを備えるシステムであっ
て、該システムが、信号遅延特性の変化を検出するため
該システムにおける信号遅延特性を示すパラメータの値
を定期的に測定する第１の手段と、上記第１の手段によ
って検出される信号遅延特性における変化に応答して、
上記プログラム手段のプログラムを漸増的に変更して、
上記変化に対応するように上記タイミングを補正する第
２の手段と、を更に備える、システム。
【００４５】（８）上記（１）に記載のメモリ・コント
ローラにおけるプログラム手段をプログラムする方法で
あって、ある１つの所与の値に対して上記プログラム手
段をプログラムするステップ(a)と、メモリ・コントロ
ーラを使用してメモリ手段にデータを書き込むステップ
(b)と、メモリ・コントローラを使用してメモリ手段に
書き込まれたデータを読み取るステップ(c)と、上記ス
テップ(b)において読み取られたデータが上記ステップ
(c)において書き込まれたデータと同一であるか否かを
判断するステップ(d)と、上記ステップ(d)が少くとも１
つの所与の値に関して肯定の結果を与えるまで上記ステ
ップ(a)乃至ステップ(d)を反復するステップ(e)と、上
記少なくとも１つの所与の値に対して上記プログラム手
段をプログラムするステップ(f)と、を含む方法 （９）上記ステップ(e)が所与の値を増分させるステッ
プを含み、一旦上記ステップ(d)が肯定の結果を与えた
なら、ステップ(d)が否定の結果を与えるまで上記ステ
ップ(a)乃至ステップ(d)が反復される、上記（８）に記
載の方法。 （１０）上記ステップ(e)が所与の値を減分させるステ
ップを含み、一旦上記ステップ(d)が肯定の結果を与え
たなら、ステップ(d)が否定の結果を与えるまで上記ス
テップ(a)乃至ステップ(d)が反復される、上記（８）に
記載の方法。 （１１）上記ステップ(f)が、それによって上記ステッ
プ(d)が肯定結果を出す値を含む範囲から１つの値を選
択するステップを含む、上記（９）または（１０）の一
ずれ化に記載の方法。 （１２）すべてのプログラム可能な値に関してス上記テ
ップ(e)が反復される、上記（８）に記載の方法。 （１３）上記ステップ(ｆ)が、上記ステップ(d)が肯定
的結果を出す値の複数の範囲を決定するステップ(g)と
それらの範囲の最大範囲を決定するステップ(h)とを含
み、上記プログラム手段が上記最大範囲に含まれる１つ
の値に対してプログラムされる、上記（１２）に記載の
方法。
【００４６】（１４）メモリ・コントローラにおいて読
み取られるデータの信頼性を向上させるため、クロック
信号と読取ストローブ信号の間の遅延をプログラムする
ステップを含む方法。 （１５）上記プログラムが上記メモリ・コントローラの
電力投入時に実行される、上記（１４）に記載の方法。 （１６）上記プログラムが電圧変動に応じた補正を行う
ように実行される、上記（１４）に記載の方法。 （１７）上記プログラムが処理の負荷の変動に応じた補
正を行うように実行される、上記（１４）に記載の方
法。 （１８）上記プログラムが温度変動に応じた補正を行う
ように実行される、上記（１４）に記載の方法。
【００４７】
【発明の効果】本発明によって、例えばより高速なメモ
リの装着や同一メモリ・バス上の実装メモリ・モジュー
ルの増加などのメモリ構成の変化に対応して、メモリ・
コントローラのハードウェアを変更することなく、スト
ローブ信号の最適タイミングを決定することができる柔
軟性が与えられる。
【図面の簡単な説明】
【図１】いくつかのメモリ・モジュールを備える従来技
術のメモリ・コントローラを示すブロック図である。
【図２】図１の装置における種々の信号のタイミングを
示すブロック図である。
【図３】いくつかのメモリ・モジュールを備える本発明
に従ったメモリ・コントローラのブロック図である。
【図４】本発明に従ってストローブ信号遅延をプログラ
ムする方法の流れ図である。
【図５】本発明に従ってストローブ信号遅延をプログラ
ムする別の方法の流れ図である。
【符号の説明】
１、１９ メモリ・コントローラ ２ データ・バス ３、４、５ メモリ・モジュール ６ データ・ラッチ機構 ７ メモリ・クロック信号線 ８ メモリ制御信号線 ９ 入力 １０ メモリ・クロック・タイミング １１ 制御信号タイミング １２ ストローブ信号タイミング １３、１４、１５ データ読み書きタイミング １６ データ窓 １７ 遅延機構 ２０ プログラム可能遅延機構 ２５ 遅延プログラミング手段

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】クロック信号のためのクロック信号線と、 少なくとも１つのメモリ・モジュールに接続するデータ
    受け取り手段と、 上記データ受け取り手段に接続しストローブ信号の制御
    のもとデータをラッチするデータ・ラッチ手段と、 上記クロック信号に連係するようにプログラムされたタ
    イミングで上記ストローブ信号を提供するプログラム可
    能手段と、 を備えるメモリ・コントローラ。
JP10004583A 1997-01-23 1998-01-13 メモリ・コントローラ Pending JPH10232818A (ja)

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EP97410009.1 1997-01-23
EP97410009A EP0855653B1 (en) 1997-01-23 1997-01-23 Memory controller with a programmable strobe delay

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DE69731066T2 (de) 2005-10-06
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