KR20010024360A - 집적회로 테스터용 포맷 민감성 타이밍 교정 - Google Patents

집적회로 테스터용 포맷 민감성 타이밍 교정 Download PDF

Info

Publication number
KR20010024360A
KR20010024360A KR1020007003460A KR20007003460A KR20010024360A KR 20010024360 A KR20010024360 A KR 20010024360A KR 1020007003460 A KR1020007003460 A KR 1020007003460A KR 20007003460 A KR20007003460 A KR 20007003460A KR 20010024360 A KR20010024360 A KR 20010024360A
Authority
KR
South Korea
Prior art keywords
data
timing
timing signal
test
ram
Prior art date
Application number
KR1020007003460A
Other languages
English (en)
Inventor
알킨브라이언제이.
Original Assignee
오쿠모토 리차드
크레던스 시스템스 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 오쿠모토 리차드, 크레던스 시스템스 코포레이션 filed Critical 오쿠모토 리차드
Publication of KR20010024360A publication Critical patent/KR20010024360A/ko

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
    • G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
    • G01R31/3191—Calibration

Abstract

집적회로 테스터의 각각의 채널은 상기 테스터 채널에 의해 수행되어지는 다양한 형태의 테스트 이벤트를 트리거하는 출력 타이밍 신호를 생성하는 적어도 하나의 타이밍 신호 발생기를 포함한다. 하나의 테스트의 각각의 사이클의 시작에서 각각의 타이밍 신호 발생기는 하나의 테스트 이벤트가 일어나야 하는 시간을 참조하는 입력 타이밍 데이터를 수신하고 또한 상기 테스트 이벤트의 포맷을 표시하는 입력 포맷 데이터를 수신한다. 각각의 타이밍 신호 발생기는 상기 입력 포맷 데이터에 의해 선택된 리드 타임으로 타이밍 데이터에 의해 참조된 상기 이벤트 시간 전에 출력 타이밍 신호를 발생한다. 각각의 타이밍 신호 발생기는 상기 이벤트가 트리거되도록 상기 포맷 데이터가 항상 적절한 리드 타임(lead time)을 선택하도록 독립적으로 교정되어 각각의 이벤트의 형태는 트리거되는 이벤트의 성격과 상관 없이 입력 타이밍 데이터에 의해 표시되는 시간에서 일어난다.

Description

집적회로 테스터용 포맷 민감성 타이밍 교정{FORMAT SENSITIVE TIMING CALIBRATION FOR AN INTEGRATED CIRCUIT TESTER}
일반적인 퍼핀 집적회로 테스터(per-pin integrated circuit tester)는 패턴 발생기(pattern generator) 및 테스트 아래의 집적회로 장치(DUT)의 각각의 핀당 하나씩 해당되는 한 셋트의 테스터 채널을 포함한다. 상기 테스터는 하나의 테스트를 한 셋트의 연속 테스트 사이클로 형성하고, 각각의 테스트 사이클 동안 각각의 채널은 대응하는 DUT 핀에서 하나 이상의 테스트 이벤트(test event)를 시작할 수 있다. 예를 들면, 하나의 테스터 이벤트는 상기 DUT 단자에 공급된 테스트 신호의 상태 변화이거나 또는 상기 DUT 출력 신호가 기대된 대로 거동하는지를 결정하기 위하여 상기 단자에서의 DUT 출력 신호의 샘플링일 수 있다.
상기 테스터는 "포맷 셋(format set)" (FSET) 데이터, "타임 셋(timeset)" (TSET) 데이터 및 참조(reference)(PG) 데이터를 각각의 테스트 사이클 동안 각각의 테스터 채널로 제공하기 위한 패턴 발생기를 포함한다. 상기 FSET 데이터 및 PG 데이터는 채널이 테스트 사이클 동안에 사용해야 하는 특정한 구동 포맷(drive format) 또는 비교 포맷(compare format)을 참조한다. 상기 "구동 포맷"은 테스트 사이클 동안에 상기 DUT 단자에 공급될 수 있는 테스트 신호의 상태를 상기 채널이 제어하는 방식이다. "비교 포맷"은 상기 DUT 출력 신호가 테스트 사이클 동안에 예상대로 거동하는지를 결정하기 위하여 상기 채널이 DUT 출력 신호를 샘플링하고 비교하는 방식이다. TSET 데이터는 하나의 사이클 동안에 이벤트가 발생하는 시간들을 나타낸다. 상기 참조 데이터(PG)는 특정 구동 포맷을 참조하기 위하여 상기 FSET 데이터와 결합하여 사용될 수 있다. 비교 포맷을 수행하는 각각의 채널은 모니터링하는 상기 DUT 출력 신호가 기대 상태와 부합되지 않을 때 "FAIL" 신호를 발생한다.
일반적인 테스터 채널은 테스트 신호 상태(예를 들면, 하이, 로우 또는 트리스테이트)를 표시하는 한 셋트의 구동 제어 신호에 응답하여 상기 DUT에 테스트 신호를 발생하는 핀 전자 회로를 포함한다. 상기 핀 전자 회로는 또한 상기 단자에서 발생되는 임의의 DUT 출력 신호를 모니터링하고, 상기 DUT 출력 신호가 현재 특정 하이 논리 레벨 이상이거나 또는 특정 로우 논리 레벨 이하인지를 나타내는 비교 하이(CH) 및 비교 로우(CL) 신호를 발생한다. 핀 전자 회로와 함께, 상기 각각의 테스터 채널은 또한 하나 이상의 타이밍 신호 발생기 및 포맷터 회로를 포함한다. 각각의 타이밍 신호 발생기는 각각의 테스트 사이클 시작에 상기 패턴 발생기로부터 TSET 데이터를 수신하고, 상기 TSET 데이터에 의해 제어되는 테스트 사이클의 시작 후 지연과 함께 상기 포맷터 회로로의 타이밍 신호 펄스 입력을 생성한다. 상기 포맷터 회로는 상기 패턴 발생기로부터 FSET 및 PG 데이터, 상기 타이밍 신호 발생기에 의해 발생된 타이밍 신호 및 상기 핀 전자 회로로부터 CH 및 CL 신호를 수신하고, 상기 핀 전자 회로로 제어 신호를 발생하고, FAIL 신호를 출력한다. FSET 및 P66G 데이터는 한 테스트 사이클 동안에 수행되어져야 할 구동 또는 비교 포맷을 나타내고, 어느 타이밍 신호가 상기 표시된 포맷 내에서 이벤트의 타이밍을 제어하는지를 또한 표시한다.
하나의 테스트가 성공적이기 위해서는, 다양한 DUT 단자에서 테스트 이벤트의 타이밍이 정확하게 조정되어야 한다. 모든 테스터 채널의 타이밍 신호 발생기는 타이밍 참조(timing reference)와 같은 주 클록 신호(master clock signal)를 사용하므로, 이들의 출력 타이밍 신호의 타이밍을 조정할 수 있다. 그러나, 많은 요소들이 상기 타이밍 신호 발생기의 타이밍 조정에 에러를 일으킨다. 예를 들면, 상기 테스터 채널은 공간적으로 분포하므로, 상기 주 클록 신호가 다수의 상기 타이밍 신호 발생기에 동시에 도달하지 않을 수도 있다. 또한, 서로 액세스(access)하는 상기 테스터 채널 및 DUT 단자들 사이에 신호 경로가 각각 서로 다른 길이를 가진다. 그러므로, 임의의 한 채널로부터 출력된 하나의 테스트 신호가 DUT 단자에 도달하는 길이가 다른 채널로부터의 길이보다 더 길 수 있거나 또는 하나의 DUT 출력 신호가 테스터 채널에 도달하는데 걸리는 시간이 다른 채널에 도달하는 데 걸리는 시간보다 더 길 수 있다. 더구나, 상기 테스터 채널들이 일반적으로 유사한 구조를 가지고 있지만, 개별적인 테스터 채널을 형성하는 집적회로 장치 사이의 프로세스 및 온도 변화가 타이밍 신호에 응답하여 테스트 이벤트가 실질적으로 일어나도록 하는 시간량에서 차이를 가져올 수 있다.
채널들 사이의 상기 타이밍 차이를 감소시키기 위하여, 각각의 타이밍 신호 발생기에는 출력 타이밍 신호를 조정하여 지연시킬 수 있는 개별적인 프로그램 가능한 지연 회로가 제공된다. 상기 지연 회로가 제공하는 지연량은 레지스터(register)에 저장된 교정 데이터(calibration data)에 의해 제어된다. 상기 테스터를 교정하기 위하여, 예를 들면, 모든 테스터 채널은 단자들에 인가되는 신호들 사이의 타이밍 차이를 측정할 수 있는 오실로스코프와 같은 장치의 단자에 연결될 수 있다. 따라서, 상기 테스터는 모든 테스터 채널이 동시에 출력 테스트 신호를 생성하도록 기대되도록 프로그램된다. 임의의 하나의 채널에 의해 발생되는 테스트 신호가 다른 신호보다 지체되거나 또는 앞선다면, 이에 따라 상기 지연(lagging) 또는 리딩(leading) 테스트 신호를 트리거(trigger)하는 타이밍 신호 발생기의 지연 회로용 제어 레지스터에서 교정 데이터가 조정된다. 따라서, 타이밍 신호 발생 및 테스트 신호 상태 변화 사이의 지연의 채널 대 채널(channel-to-channel) 차이는 실질적으로 제거된다.
타이밍 교정과 관련된 미해결 문제들 중의 하나는 타이밍 신호 발생 및 테스트 이벤트 사이의 지연이 채널 대 채널에서뿐만 아니라 이벤트 포맷 대 포맷에서도 다양하다는 점이다. 예를 들면, 하나의 구동 포맷에서, 하나의 테스트 신호는 타이밍 신호에 응답하여 하이로 구동되는 한편 다른 구동 포맷에서는 테스트 신호가 테스트 신호에 응답하여 로우로 구동된다. 각각의 이벤트 포맷은 상기 타이밍 신호가 상기 테스터 채널을 통하여 개별 경로로 전송되어 상태 변화 이벤트를 트리거하도록 하며, 이는 각각의 상태 변화는 상기 테스터 채널 내에서 논리 장치의 개별 셋트에 의해 실행되기 때문이다. 각 종류의 이벤트는 상기 타이밍 신호가 다른 신호 경로를 따르도록 하고, 다른 신호 경로는 제각기의 고유 지연을 가지고 있으므로, 이벤트가 트리거하는 타이밍 신호 및 이벤트 사이의 지연은 트리거되는 이벤트의 성질에 좌우된다.
구동 및 비교 포맷은 뚜렷하게 구별되는 제각기의 타이밍 요구사항을 갖는다. 구동 포맷에서는, 상기 TSET 데이터에 의해 규정된 몇몇 시점에서 테스트 신호의 상태 변화를 트리거하는 타이밍 신호가, 상기 타이밍 신호 발생기 및 상기 DUT 단자 사이의 고유 지연을 얻기에 적절한 양만큼 특정 시간을 앞서야 한다. 한편, 상기 특정 시간을 결정하기 위하여 상기 채널이 하나의 DUT 출력 신호를 샘플링하고 비교할 때, 상기 샘플링 및 비교 동작은, 상기 DUT 출력 신호가 상기 채널 내에서 샘플링 회로를 통과하는데 걸리는 시간을 얻을 수 있도록 상기 특정 시간 얼마 후에 수행되어져야 한다. 그러므로, 비교 이벤트를 트리거하는 타이밍 신호는 상기 TSET 데이터에 의해 규정된 시간에 대해 구동 이벤트를 트리거하는 타이밍 신호 후에 발생되어져야 한다.
그러므로, 타이밍 지연이 한 종류의 이벤트 포맷을 위한 표준화된 신호 경로지연을 제공하기 위하여 교정될 때, 상기 타이밍 교정이 상기 채널이 다른 종류의 이벤트 포맷을 차례로 수행할 때는 정확하지 않을 수도 있다. 이러한 타이밍 문제를 해결하기 위한 노력으로, 다양한 테스트 포맷용 타이밍을 최적화하는데 필요한 교정 데이터의 수치를 결정하고, 실제로 사용되는 타이밍 교정 데이터 수치를 생성하는 결과를 평균화하는 향상 작업들이 이루어져 왔다. 이러한 과정은 임의의 한 종류의 이벤트 포맷에 대한 가능한 타이밍 에러를 최대로 감소시킨다. 그럼에도 불구하고, 포맷 민감성 타이밍 교정 에러는 여전히 존재하고, 이러한 에러는 테스터의 타이밍 해상도에 제한요소로 작용한다. 집적회로의 속도는 점점 더 증가하기 때문에, 이들을 테스팅할 기기의 타이밍 해상도를 개선해야할 필요가 있다. 따라서, 작은 포맷 민감성 타이밍 교정 에러는 더 감소되어야 한다.
본 발명은 집적회로 테스터(integrated circuit tester: IC tester)에 관한 것으로 더욱 상세하게는 포맷 민감성 타이밍 교정(format sensitive timing calibration)을 갖는 타이밍 회로를 사용한 집적회로 테스터에 관한 것이다.
도 1은 본 발명에 의한 집적회로 테스터를 도시한 도면.
도 2는 도 1의 테스터의 포매터 회로를 도시한 상세 블록도.
도 3은 도 1의 테스터의 주기 발생기 및 타이밍 신호 발생기를 도시한 상세 블록도.
본 발명에 의한 집적회로 테스터는 패턴 발생기 및 한 셋트의 테스터 채널을 포함하는 형태의 일반적인 IC 테스터를 더욱 계발한 것이다. 각각의 테스터 채널은 패턴 발생기로부터 판독되고, 각각의 테스트 사이클 동안에 각각의 테스터 채널에 공급되는 타임셋 데이터(TSET), 포맷셋 데이터(FSET) 및 참조 데이터(PG)의 순서에 응답하여 테스트용 집적회로 장치(integrated circuit device under test:DUT)의 개별적인 핀에서 일련의 테스트 이벤트를 수행한다. 각각의 테스터 채널은 테스트 이벤트의 타이밍을 제어하기 위하여 타이밍 신호를 발생하는 하나 이상의 타이밍 신호 발생기를 포함한다. 모든 타이밍 신호 발생기는 같은 주 클록 신호를 수신하고, 상기 패턴 발생기로부터의 입력 TSET 데이터에 의해 제어되는 지연으로 상기 주 클록 신호의 펄스에 응답하여 출력 타이밍 신호에서 에지를 생성한다. 각각의 테스터 채널은 또한 상기 패턴 발생기로부터 FSET 및 PG 데이터를 수신하고, 상기 채널의 타이밍 신호 발생기에 의해 생성되는 타이밍 신호를 수신한다. FSET 및 PG 데이터 값의 다양한 조합은 상기 채널이 수행하는 테스트 이벤트를 참조한다. 상기 포맷터 회로는 다양한 구동 및 비교 포맷을 참조하는 FSET 및 PG 데이터에, 상기 FSET 및 PG 데이터 입력에 의해 표시되는 테스트 이벤트를 나타내는 특정 출력 신호 패턴을 생성함으로써, 응답한다. 상기 포맷터 출력 입력의 타이밍 및 따라서 수행되어져야 할 테스트 이벤트의 타이밍은 상기 타이밍 회로에 의해 생성된 타이밍 신호에 의해 제어된다.
본 발명의 또 다른 특징에 의하면, 각각의 타이밍 신호 발생기는 타이밍 신호가 포맷터 회로에 전달되기 전에 적절한 양 만큼 발생된 타이밍 신호를 지연시키기 위한 프로그램 가능한 지연 회로를 포함한다. 각각의 타이밍 신호 발생기는 상기 포맷터 회로로 입력되는 FSET 및 PG 데이터에 의해 어드레싱되는 타이밍 교정 RAM(random access memory)을 포함한다. 상기 FSET 및 PG 데이터에 의해 어드레싱될 때, 상기 타이밍 교정 RAM 은 상기 프로그램 가능한 지연회로의 지연을 제어하기 위한 교정 데이터 값을 판독한다. 따라서, 상기 프로그램 가능한 지연회로에 의해 제공된 지연은 상기 FSET 및 PG에 의해 참조된 이벤트 포맷에 달려있다.
본 발명의 또 다른 특징에 의하면, 각각의 채널의 타이밍은 하나의 테스트 동안에 FSET 및 PG 데이터에 의해 어드레싱될 수 있는 타이밍 교정 RAM의 모든 위치로 적절한 교정 데이터 값을 기록함으로써 교정된다. 상기 교정 데이터 값들은 타이밍 신호의 생성과 그가 트리거하고 FSET 및 PG 데이터에 의해 규정되는 이벤트의 사이에 이벤트 포맷 민감성 변화를 제거하도록 교정된다.
따라서, 본 발명의 목적은 테스트 이벤트가 상기 테스트 이벤트의 포맷과는 상관없이 일정한 시간에서 일어나도록 집적회로 테스터의 다양한 채널 내에 타이밍 신호 발생기를 교정하는 수단을 제공하는 것이다.
이러한 명세서의 결론 부분은 특별히 및 구별되게 본 발명의 요지를 청구하고 있다. 그러나, 본 발명의 다른 특징 및 이점은 발명의 상세한 설명 및 청구항에서 명백해질 것이고, 동일 부분의 참조번호는 동일하게 표시한다.
테스터 구성
도 1은 본 발명에 의한 집적회로 테스터(10)를 도시한다. 테스터(10)는 N 채널 CH(1) - CH(N)의 한 셋트를 포함하고, 각각이 테스트용 집적회로 장치(DUT)(12)의 각각의 핀 또는 단자에 해당된다. 테스터(10)는 하나의 테스트를 한 셋트의 연속적인 테스트 사이클로 구성하고, 각각의 테스트 사이클 동안에, 각각의 채널 CH(1) - CH(N)은 하나 이상의 테스트 이벤트를 대응하는 DUT 단자에서 수행한다.
테스터(10)는 "주기 셋트(period set)" 데이터(PSET)를 생성하는 패턴 발생 시스템(22), "포맷 셋트(format set)" 데이터(TSET), "타임 셋트(time set)" 데이터(TSET) 및 참조 데이터(PG)를 포함한다. 상기 PSET 데이터 값은 각각의 테스트 사이클의 시작에서 주기 발생기(20)로 공급된다. 주기 발생기(20)는 "테스트 시작(beginning of cycle)" 신호 BOC 및 데이터 값 CVRN을 생성함으로써 상기 PSET 데이터 값에 응답한다. 상기 BOC 신호는 다음의 테스트 사이클이 주 클록 신호(main clock signal) MCLK의 다음 펄스 후에 시작해야 하는지를 각각의 채널 CH(1) - CH(N)에 알린다. 상기 CVRN 데이터는 다음 MCLK 신호 후 얼마나 후에 다음 테스트 사이클이 실제로 시작하는 지를 나타낸다.
각각의 FSET, PG 및 TSET 데이터 셋트는 각각의 테스트 사이클 동안에 각각의 테스터 채널로 제공된다. 상기 FSET 데이터와 PG 데이터는 같이 상기 채널이 상기 테스트 사이클 동안에 수행해야할 특정한 구동 또는 비교 이벤트 포맷을 참조한다. "구동 포맷(drive format)"은 상기 채널이 테스트 사이클 동안에 출력 테스트 신호의 상태를 제어하는 특정 방식이다. 구동 포맷은, 상기 채널이 테스트 사이클 동안에 연속적인 테스트 신호 상태 및 상기 채널 타임즈 테스트 신호가 변하는 방식 동안에 연속적인 테스트 신호 상태를 결정하는 데이터를 획득하는 방식을 포함한다. "비교 포맷(compare format)"은 상기 채널이 상기 DUT 출력 신호가 테스트 사이클 동안에 기대된 대로 거동하는지를 결정하는 특정 방식이다. 상기 TSET 데이터는 FSET 및 PG 데이터에 의해 참조되는 구동 및 비교 포맷 내에 테스트 이벤트가 발생하는 테스트 사이클 동안에 특정한 시간을 나타낸다.
각각의 테스터 채널 CH(1) - CH(N)은 구동 제어 신호 D, VH 및 Z의 한 셋트에 응답하여 DUT(12)에서 테스트 신호를 발생하는 핀 전자회로(14)를 포함한다. 상기 D 제어 신호는 출력 테스트 신호를 하이 또는 로우 논리 레벨로 구동해야 할지를 상기 핀 전자회로(14)에 알린다. 상기 VH 제어 신호는 그 출력 전압을 2차 전압 레벨로 구동해야 할지를 상기 핀 전자회로에 알린다. 상기 Z 제어 신호는 상기 출력 테스트 신호를 언제 트리스테이트(tristate) 해야할지를 핀 전자회로(14)에 알린다. 각각의 테스트 사이클 동안에 상기 핀 전자회로(14)는 또한 상기 DUT 출력 신호(있다면)를 상기 DUT 단자에서 모니터링하고, 상기 DUT 출력 신호가 현재 하이 논리 레벨 이상인지 또는 로우 논리 레벨이하인지를 표시하는 비교 하이 및 비교 로우 신호(CH 및 CL)를 발생한다.
각각의 테스터 채널 CH(1) - CH(N)은 또한 포맷터 회로(16) 및 두 개의 타이밍 신호 발생기(18, 19)를 포함한다. 각각의 타이밍 신호 발생기(18 또는 19)는 상기 패턴 발생기(22)로부터의 TSET, FSET 및 PG 데이터를 수신하고, 주기 발생기(20)로부터 BOC 및 CVRN 신호를 수신한다. 상기 BOC 및 CVRN 데이터는 각각의 테스트 사이클의 시작을 나타내고, 상기 TSET, FSET 및 PG 데이터는 각각의 테스트 사이클의 시작 후, 그들의 출력 타이밍 신호 T1 또는 T2를 펄스로 보내기 전에 얼마 동안 기다려야 하는지를 상기 각각의 타이밍 신호 발생기(18, 19)에 알린다.
각 채널의 포맷터 회로(16)는 패턴 발생기(22)로부터 FSET 및 PG 데이터를 수신하고, 신호 발생기(18, 19)로부터 T1 및 T2 타이밍 신호를 수신한다. FSET 데이터 및 PG 데이터가 구동 포맷을 참조할 때, 상기 타이밍 신호 T1 및 T2는 구동 제어 신호 D, Z 및 VH의 상태를 언제 바꾸어야 할지를 포맷터 회로(16)에 알린다. 상기 FSET 및 PG 데이터는 상기 신호들의 상태를 어떻게 바꾸어야 할지와 어느 타이밍 신호가 각각의 상태 변화를 트리거해야하는지를 포맷터 회로(16)에 알린다.
상기 FSET 및 PG 데이터가 비교 포맷을 참조할 때, 상기 포맷터 회로(16)는 핀 전자 회로(14)의 비교 하이(CH) 및 로우(CL) 출력을 샘플링하고, 상기 샘플로부터 상기 테스트 사이클 동안에 출력 FAIL 신호를 나타내어야 하는지를 결정한다. 상기 FSET 데이터는 상기 포맷터가 어떻게 CH 및 CL 신호를 샘플링해야하는지를 나타내고 타이밍 신호 T1 및/또는 T2 중 어느 것이 비교 포맷에 의해 규정된 샘플링 이벤트를 트리거해야하는지를 나타낸다. 상기 PG 데이터는 상기 CH 및 CL 데이터의 기대된 상태를 참조한다. 상기 FAIL 신호는 DUT 출력 신호가 기대 상태에 있는지를 나타낸다. 상기 테스트 동안, 패턴 발생 시스템(22)은 포맷터 회로(16)에 의해 처리된 FAIL 데이터를 수신, 저장 및 처리하여, 상기 테스트 후에 종래의 호스트 컴퓨터(24)가 접수하고 사용자에게 보고하도록 한다.
하나의 테스트가 수행되도록 정하기 위하여, 입력 프로그래밍 데이터가 이서네트(Ethernet) 버스(26)를 통하여 호스트 컴퓨터(24)로 제공된다. 상기 호스트 컴퓨터(24)는 종래의 컴퓨터 버스(28)를 통하여 포매터 회로(16), 패턴 발생기(22), 주기 발생기(20), 타이밍 발생기(18, 19) 및 핀 전자회로(14) 내의 다수의 제어 레지스터 및 메모리로 상기 프로그래밍 데이터를 판독한다. 이하 기술되는 바와 같이, 상기 패턴 발생기(22)로 제공되는 상기 프로그래밍 데이터는 패턴 발생기(22)로 하여금 각각의 테스트 사이클 동안의 PSET, TSET, FSET 및 PG 데이터를 어떻게 처리해야 하는지를 알린다. 상기 프로그래밍 데이터는 또한 패턴 발생기(22)로 하여금 상기 테스터 채널에 의해 돌아온 FAIL 데이터 신호를 어떻게 처리해야 하는지를 알린다. 패턴 발생기(20)에서 판독된 상기 프로그래밍 데이터는 사이클 주기 길이를 PSET의 각각의 가능한 값과 관련시킨다. 타이밍 발생기(18, 19)에 공급된 상기 프로그래밍 데이터는 특정 T1 및 T2 타이밍 신호 펄스 지연을 타이밍 발생기로의 입력 TSET, FSET 및 PG 데이터의 값들의 조합과 관련시킨다. 핀 전자회로(14)로 제공되는 프로그래밍 데이터는 예를 들면, 출력 테스트 신호의 하이 및 로우 레벨 및 DUT 출력 신호 레벨을 규정할 때 사용되는 하이 및 로우 논리 레벨을 포함하는 DUT(12)의 다수의 작동 파라미터들을 셋팅한다. 각각의 채널에 대한 포맷터(16)로 공급되는 상기 프로그래밍 데이터는 특정 구동 및 제어 포맷을 상기 테스트 동안에 사용될 수 있는 FSET 및 PG 데이터의 다수 조합과 관련시킨다.
포맷터 회로
도 2는 도 1의 포맷터 회로(16)에 대한 상세도이다. 도 1의 타이밍 신호 발생기(18, 19)에 의해 발생된 T1 및 T2 타이밍 신호와 함께 도 1의 패턴 발생기(22)에 의해 생성된 4-비트 FSET 및 2-비트 PG 데이터는 종래의 구동 포맷 디코더(30)로 입력을 제공한다. 상기 디코더(30)는 D, Z 및 VH 제어 신호를 발생하는 한 셋트로 된 세 개의 플립-플롭(32, 34, 36)의 셋 및 리셋 입력을 구동시키기 위하여 한 셋트로 된 여섯 개의 출력 신호를 발생시킨다. 상기 디코더(30)는 FSET 및 PG 데이터 입력 및 T1 및 T2 타이밍 신호의 다수의 조합에 응답하여 각각의 테스트 사이클 동안 임의의 출력 신호를 펄싱할 수 있다. 각각의 테스트 사이클의 시작에서 제공되는 FSET 데이터 및 PG 데이터는 테스트 사이클 동안 상기 회로(30)가 상기 출력 신호 중 어느 것을 펄싱해야 하는지를 나타내고, 상기 타이밍 신호 T1 및 T2 중 어느 것이 각각의 출력 신호 펄스의 타이밍을 제어하는지를 나타낸다. T1 및 T2는 각각 사이클 동안에 한 번 펄스를 보내기 때문에, 디코더(30)는 하나의 테스트 사이클 동안에 2번 중 어느 한 번에서 플립-플롭(32, 34, 36)의 임의의 플립-플롭을 셋팅 및/또는 리셋할 수도 있다. 예를 들면, FSET, PG의 하나의 값은 상기 회로(30)로 하여금 플립-플롭(32, 34)을 T1 신호 펄스에 셋팅하게 하고, 플립-플롭(32)을 단지 T2 펄스에 리셋팅하도록 한다. FSET, PG의 또 다른 값은 디코더(30)로 하여금 상기 PG 데이터의 상태에 따라 플립-플롭(32)을 T2 신호 펄스에 셋팅 또는 리셋팅하도록 하고, T1 타이밍 신호 펄스에는 하지 않는다.
이상 기술된 바와 같이, 도 1의 핀 전자회로(14) 발생된 CH 및 CL 출력 신호는 상기 DUT 출력 신호가 임계 하이 논리 레벨 이상인지 또는 임계 로우 논리 레벨 이하인지를 나타낸다. 비교 포맷에서, 도 1의 패턴 발생기(22)의 상기 PG 데이터 출력은 CH 및 CL 데이터의 기대 상태를 나타낸다. FSET 데이터의 값은 상기 포맷터(16)가 CH 및 CL 신호를 샘플링하고, 이들의 상태를 상기 DUT(12)가 기대된 상태대로 거동하는지를 결정하기 위하여 상기 2-비트 PG 데이터와 비교한다. 도 2의 포맷터(16)는 또한 윈도우 비교기 회로(40) 및 에지 비교기 회로(42)로 제공될 인에이블링(enabling) 신호를 발생시키기 위하여 FSET 데이터를 디코딩하는 비교 포맷 디코더(38)를 포함한다. 디코더(38)로부터의 인에이블링 신호에 응답하여, 에지 비교기(42)는 T1 또는 T2 타이밍 신호 펄스 중 어느 하나에 의해 결정된 시간에 CH 및 CL 신호를 샘플링하고, 샘플링된 CH 및 CL 값을 상기 PG 데이터와 비교하고, 상기 샘플링된 CH 및 CL 상태가 상기 PG 데이터와 부합하지 않을 때를 나타내는 FAIL 신호(OR 게이트(44)를 통해)를 발생한다. 윈도우 비교기(40)는 T1 및 T2 펄스에 의해 표시되는 시간 윈도우 동안에 CH 및 CL 신호를 모니터링하고, CH 또는 CL 신호가 상기 타임 윈도우 동안의 임의의 시간에 PG 데이터의 상태와 부합하지 않는 상태를 가질때, OR 게이트(44)를 통하여 출력 FAIL 신호를 발생시킴으로써 디코더(38)로부터 인에이블링 신호에 응답한다. 도 2의 포맷터(16)의 컴포넌트 블락은 당업자에게 잘 알려진 기술이고, 이하 상세한 설명은 생략한다.
주기 발생기
도 3은 도 1의 주기 발생기(20) 및 타이밍 신호 발생기(18)를 도시한다. 도 1의 타이밍 신호 발생기(19)는 타이밍 신호 발생기(18)와 유사하고, 개별적인 그 상세한 도면은 생략한다. 주기 발생기(20)는 모든 채널 CH(1) - CH(N) 내의 타이밍 신호 발생기(18, 19)에게 각각의 테스트 사이클이 언제 시작하는지를 알린다. 하나의 테스트 사이클은 하나의 주 클록 MCLK 사이클의 전체 및 그 일부분에 걸쳐 존재할 수 있다. 도 1의 패턴 발생기(22)는 각 테스트 사이클의 시작에서 주기 발생기(20)에 PSET 값을 제공하며, 상기 PSET 데이터는 상기 테스트 사이클이 얼마나 지속될지를 나타낸다. 주기 발생기(20)는 타이밍 참조 신호 펄스 및 데이터 값 CVRN을 발생시킴으로써 PSET 데이터 값에 응답한다. 상기 BOC 신호 펄스는 각각의 채널 CH(1) - CH(N)에게 다음 테스트 사이클이 주 클록 신호 MCLK의 다음 펄스 이후에 시작해야 하는지를 알린다. 상기 CVRN 데이터는 다음 MCLK 신호 이후 얼마후에 다음 테스트 사이클이 실질적으로 시작하는지를 나타낸다.
주기 발생기(20)는 RAM(50), 카운터(52) 및 어큐뮤레이터(accumulator)(54)를 포함한다. PSET 데이터에 의해 번지지정되는 RAM(50)은 도 1의 호스트(24)로부터의 프로그래밍 데이터를 각각의 어드레스에 저장한다. 호스트(24)는 하나의 테스트의 시작 전에 컴퓨터 버스(28)를 통하여 RAM(50)으로 데이터를 기록한다. RAM(50) 내의 데이터는 PSET의 각각의 값을 테스트 사이클 길이와 연관시키고, 하나의 테스트 사이클의 길이를 MCLK 신호 사이클의 전체 수 및 부분의 조합으로 나타내는 WHOLE 및 FRACTION 값을 포함한다. 각각의 BOC 신호 펄스의 트레일링 에지에서, WHOLE 데이터는 카운터(52)에 로딩되고, FRACTION 데이터는 어큐뮤레이터(54)에 의해 축적된다. 따라서, 상기 카운터(52)는 MCLK 신호 펄스의 카운팅(counting)을 시작한다. 상기 카운팅이 전체(WHOLE) 정수에 도달할 때, 카운터(52)는 다음 BOC 펄스를 발생한다. 다음 BOC 펄스의 리딩 에지는 도 1의 패턴 발생기(22)에게 새 PSET 값을 생성시키도록 알림으로써, RAM(50)으로 하여금 다음 테스트 사이클 동안 WHOLE/FRACTION 데이터를 생성하도록 한다. BOC 신호에 의해 클록되는 어큐뮤레이터(54)는 CVRN 데이터를 생성하기 위하여 연속적인 FRACTION 데이터 값을 축적한다. 어큐뮤레이터(54)는 상기 축적된 CVRN 데이터가 하나의 MCLK 사이클보다 더 큰 주기를 나타낼 때 오버플로우(overflow)하고, 오버플로우 신호 OF를 카운터(52)의 +1 입력으로 제공한다. 카운터(52)가 다음으로 WHOLE 값을 로딩할 때, 이는 그 카운터 한계를 WHOLE+1로 정한다. 따라서, 카운터(52)의 BOC 출력은 다음 테스트 사이클의 시작을 앞서서 마지막 MCLK 펄스를 나타낸다. 상기 CVRN 데이터는 다음 테스트 사이클이 실질적으로 시작하는 MCLK 펄스를 따라 하나의 MCLK 사이클의 부분을 나타낸다.
타이밍 신호 발생기
하나의 테스트가 성공적이기 위하여, 도 1의 DUT(12)의 다수의 단자에서 테스트 이벤트의 타이밍은 정확하게 조정되어야 한다. 상기 기술된 바와 같이, 테스트 이벤트가 D, Z 또는 VH 신호의 상태 변화이든 CH 및 CL 신호의 샘플링이든, 테스트 이벤트의 타이밍은 각각의 테스터 채널 CH(1) - CH(N) 내에서 타이밍 신호 발생기(18, 19)에 의해 제어된다. 채널들 간의 타이밍 조정을 돕기 위하여, 모든 타이밍 신호 발생기(18, 19)는 타이밍 참조와 같은 주 클록 신호 MCLK를 사용한다. 예를 들면, DUT(12)가 테스터 채널 CH(1)에 의해 발생된 입력 신호에서 시간 A에서 발생하는 상태 변화에 대해 나중의 시간 B에서 테스터 채널에 의해 모니터링되는 DUT 출력 신호의 상태를 바꿈으로써 응답한다고 기대된다고 가정한다. 상기 보기에서, 패턴 발생기(22)는 TSET 데이터를 테스트 사이클의 스패닝 타임(spanning time) A의 시작에서 채널 CH(1)의 타이밍 신호 발생기(18)에 TSET 데이터를 제공한다. TSET 데이터는 타이밍 신호 발생기(18)가 일정한 지연으로 테스트 사이클의 시작 후에 출력 T1 신호를 펄싱해야하는지를 나타낸다. 패턴 발생기(22)는 또한 테스트 사이클 스패닝 시간 A의 시작에서 채널 CH(1)의 포맷터(16)에 FSET 및 PG 데이터를 제공하여 상기 포맷터에게 T1 신호에 응답하여 출력 제어 신호 D를 하이로 구동해야하는지를 알린다. 시간 A에서 핀 전자회로(14)는 DUT(12)에 제공된 테스트 신호를 나타냄으로써 D 신호에 반응한다.
DUT(12)가 채널 CH(N)에 의해 모니터링되는 출력 신호의 상태를 변화시키기로 기대되는 시간 B를 스패닝하는 테스트 사이클의 시작에서, 패턴 발생기(22)는 FSET, TSET 및 PG 데이터를 채널 CH(N)으로 공급한다. 상기 FSET 데이터는, 채널 CH(N)의 포맷터(16)에게 채널의 T1 신호 펄스에 응답하여 CH 및 CL 출력을 샘플링하도록 알려서 상기 결과를 PG 데이터 상태와 비교하고, 이에 따라 상기 FAIL 신호를 셋팅하도록 한다. TSET 데이터는 채널 CH(N)의 타이밍 신호 발생기(18)에게 테스트 사이클의 시작후에 얼마간의 지연으로 T1 신호 펄스를 발생하도록 한다.
도 1 및 도 2를 살펴볼 때, 특정 시간 A에서 DUT 단자에 도달하기 위하여 채널 CH(1)의 테스트 신호 출력의 상태 변화를 원한다면, 타이밍 신호 발생기(18)는 시간 A 전에 다소 테스트 신호 상태 변화를 트리거하는 T1 신호를 발생해야 한다. 포맷터 회로(16)로 하여금 하나 이상의 D, Z 또는 VH 제어 신호의 상태를 변화시킴으로써 T1 신호에 응답해야 한다. 또한, DUT 단자에서 테스트 신호의 상태를 변화시키기 전에, 때때로 핀 전자회로(14)로 하여금 D, Z 및/또는 VH 신호의 상태 변화에 응답하도록 해야한다. 따라서, 채널 CH(1)의 타이밍 신호 발생기(18)의 T1 출력 신호는, 상기 타이밍 신호 발생기(18)의 출력 및 상기 채널 CH(1)에 액세스된 DUT(12) 단자의 사이에 신호 경로 지연이 시간 A 만큼 앞서야 한다.
또한 도 1 및 2를 상세히 살펴볼 때, DUT(12)에 의해 생성된 출력 신호는, CH 및 CL 신호를 생성하는 채널 CH(N) 핀 전자회로(14) 내에 도달하는 시간을 요구한다. 상기 비교회로는 또한 CH 및 CL 신호를 생성하도록 하고, CH 및 CL 신호를 상기 CH(N) 포맷터 회로(16) 내의 윈도우 또는 에지 비교회로로 보내도록 하는 얼마간의 시간을 요구한다. 또한, 포맷터(16) 내의 이벤트의 샘플링을 트리거하는 타이밍 신호 T1은 윈도우 또는 에지 비교회로(40, 42)에 도달하고, 비교 이벤트를 트리거하는데 일정량의 시간을 요구한다.
따라서, 채널 CH(N)이 DUT 출력 단자에 시간 B에 존재할 때, 채널 CH(N)이 DUT 출력 신호의 상태를 결정하기를 원한다면, 타이밍 신호 발생기(18)는 시간 B로부터 T1 출력 신호의 발생을, DUT 출력 단자와 포맷터(16) 내의 샘플링 회로 사이의 경로 지연 및 타이밍 신호 발생기(18)와 윈도우 또는 에지 비교회로(40, 42) 사이의 경로 지연 사이의 차이만큼 지연시켜야 한다.
따라서, 테스트 이벤트의 정확한 시간을 제공하기 위하여, 상기 T1 또는 T2 타이밍 신호가 트리거된 이벤트의 규정된 시간으로부터 앞서거나 또는 지연된 양은 타이밍 신호가 구동 또는 비교 이벤트를 트리거하는데 달려있다. 상기 T1 또는 T2 신호가 앞서거나 또는 지연되는 시간량은 또한 수행되어지는 구동 또는 비교 포맷의 성질에 영향을 받고, 그 이유는 각각의 포맷이 포맷터(16) 및 핀 전자회로(14)를 통해 다른 신호 경로를 요구하기 때문이다. 구동 포맷에 대해서는, 도 2의 디코더(30)는 각각의 구동 포맷에 대한 다른 신호 경로를 제공하고, 각각은 다소 다른 고유의 신호 경로 지연을 갖는다. 프로세스 차이는 또한 지연을 다양하게 하는 플립-플롭(32, 34, 36)을 제공할 수 있다. 또한, 포맷터(16)의 D, Z 및 CH 제어 신호 출력은 도 1의 핀 전자회로(14)를 통해 다른 경로를 따른다. 비교 포맷에 대해서는, 윈도우 비교기(40) 및 에지 비교기(42)가 다른 지연으로 T1 및 T2 타이밍 신호에 응답할 수 있다.
또한, T1 또는 T2 타이밍 신호가 앞서거나 또는 지연되는 시간량이 채널 대 채널로 변할 수 있다는 것을 주목해야 한다. 비록 모든 채널 CH(1)-CH(1)이 유사한 집적회로에 의해 형성될 수 있지만, 다양한 프로세스 및 주변상황의 차이가 신호 경로 지연에 영향을 미칠 수 있다. 또한, 하나의 채널의 핀 전자회로(14) 및 핀 전자회로(14)가 액세스하는 DUT 단자 사이의 신호 경로 차이가 채널 대 채널로 변화할 수 있다.
따라서, 하나의 테스트 사이클 동안에 수행되어지는 테스트이벤트의 포맷을 결정하는 FSET 및 PG 데이터는, T1 및 T2 타이밍 신호가 상기 이벤트를 트리거하기 위하여 이동하는 신호 경로를 결정함으로써 상기 포맷을 결정할 수 있다. 본 발명에 따라, FSET 및 PG 데이터는 또한 도 1의 타이밍 신호 발생기(18, 19)의 입력으로 제공될 수 있다.
각각의 타이밍 신호 발생기(18 또는 19)는, 상기 TSET 입력 데이터에 의해서가 아니라 TSET, FSET 및 PG 데이터의 조합에 의해 결정되는 지연으로 각각의 테스트 사이클의 시작 후에 출력 신호 T1 또는 T2를 펄싱할 수 있다. TSET 데이터가 하나의 테스트 이벤트가 발생하는 테스트 사이클 동안에 시간을 나타내는 반면, TSET 데이터는 단지 타이밍 신호 발생기(18 또는 19)가 상기 이벤트를 트리거하는 T1 또는 T2 신호를 발생시키기 전에 테스트 사이클의 시작 후에 얼마나 기다려야 하는지를 나타내지 않는다.
타이밍 신호 발생기(18)는 도 1의 패턴 발생기(22)로부터 4-비트 TSET 데이터가 어드레싱하는 RAM(56)을 포함한다. 상기 RAM(56)은 TSET의 각각의 밸브를 지연시간과 연관시키는 각각의 어드레스에서 타이밍 제어 데이터 ETCA 및 ETCB를 저장한다. 호스트 컴퓨터(24)는 상기 테스트의 시작 전에 컴퓨터 버스(28)를 통하여 상기 타이밍 제어 데이터를 RAM(56)에 기록한다. 상기 BOC 신호 로드는 MCLK 신호에 의해 클록되는 카운터(60)를 인에이블(enable) 시킨다. 로드가 인에이블될 때, 카운터(60)는 RAM(56)의 데이터 출력의 가장 중요한 비트(ETCA)를 로딩한다. 상기 ETCA 비트는 MCLK 클록 사이클의 전체 수를 나타낸다. 상기 RAM(56)의 가장 덜 중요한 비트(ETCB)는 MCLK 사이클의 추가된 부분적 영역(fractional portion)을 나타낸다. BOC 신호에 의해 인에이블되어 로딩된 후, 카운터(60)는 MCLK 사이클을 상기 ETCA 데이터에 의해 표시되는 카운트 한계까지 카운팅하고, 그 후 BOC 신호 펄스를 따르는 MCLK 펄스의 일정량의 ETCA 후에 하이로 되는 출력 타이밍 신호 T1'을 생성한다. 프로그램 가능한 지연회로(62)는 입력 데이터 DELAY에 의해 표시되는 시간량 만큼 T1' 신호를 지연시킨다. 회로(62)에 의해 제공되는 지연은 MCLK 신호 사이클의 부분 단계에서 0 부터 3 MCLK 신호 사이클의 영역에 있다.
한 쌍의 첨가기(adder)(64, 66)는 DELAY 데이터 값을 생성하기 위하여, 어큐뮤레이터(54)의 CVRN 출력 및 교정 데이터 CAL을 RAM(36)의 ETCB 출력 비트에 첨가시킨다. 상기 CVRN 데이터는 BOC 신호 및 테스트 사이클의 시작 사이에서 MCLK 사이클의 부분적 영역을 나타낸다. 상기 ETCB 데이터는 TSET 데이터에 의해 규정된 시간 간격의 MCLK 사이클의 부분적 영역을 나타낸다. 상기 교정 데이터 CAL은 각각의 텍스트 사이클의 시작에서 도 1의 포맷터(16)로 공급되는 같은 FSET 및 PG 데이터에 의해 어드레싱되는 RAM(68)으로부터 판독된다. 하나의 테스트가 시작되기 전에, 교정 프로세스는 각각의 테스터 채널에 대한 구동 및 비교 포맷의 각각의 형태에 대한 타이밍 지연이 측정되고, 적절한 교정 데이터가 컴퓨팅되고, 상기 테스트 동안에 제공되는 FSET 및 PG 데이터 값의 각 조합에 대해 RAM(58)로 판독되어지도록 수행된다. 이 후, 패턴 발생기(22)가 포맷터 회로가 수행해야할 테스트 내용이 무엇인지 나타내기 위하여 테스트 사이클의 시작에서 FSET 및 PG 데이터를 도 1의 상기 포맷터 회로(16)로 제공할 때, 같은 PG 및 FSET 데이터는 도 2의 RAM(68)을 어드레싱한다. FSET 및 PG 데이터에 반응하여 RAM(68)로부터 판독되는 상기 타이밍 교정 데이터 CAL은 테스트 포맷이 T1 신호에 의해 트리거되기에 적절한 양만큼 프로그램 가능한 지연회로(62)에 의해 제공된 T1 신호 지연을 조정한다.
따라서, 타이밍 신호 발생기(18)로의 BOC, CVRN 및 MCLK 입력은 함께 각각의 테스트 사이클이 시작하는 시간을 참조한다. 타이밍 신호 발생기(18)로의 상기 TSET 데이터 입력은 RAM(56)을 통하여 테스트 사이클의 시작에 대한 테스트 이벤트의 타이밍을 참조한다. 타이밍 신호 발생기(18)로의 FSET 및 PG 데이터 입력은 RAM(68)을 통하여 이벤트의 형태가 트리거되기에 적절한 테스트 이벤트의 타이밍에 대한 T1 신호 오프셋을 참조한다. RAM(68)에서 데이터가 적절히 조정될 때, 포맷 민감성 이벤트 타이밍 에러는 제거된다.
타이밍 교정
각각의 테스터 채널 CH(1)-CH(N)의 타이밍 신호 발생기(18, 19)는 각각의 형태의 구동 또는 비교 포맷에 대한 신호 경로 지연을 측정하고, 교정 RAM(68)들로 기록되는 교정 데이터를 적절히 조정함으로써 교정될 수 있다.
구동 포맷 타이밍은 먼저 교정될 수 있다. 구동 포맷에서는, 모든 채널이 모든 구동 포맷에 대해 최소의 타이밍 신호 지연을 제공할 수 있도록 제로(0)의 데이터 값이 구동 포맷에 응답하여 각각의 테스터 채널의 RAM(68)의 각각의 저장 위치로 초기에 기록될 수 있다. 오실로스코프 또는 다른 타이밍 측정 장치가 모든 구동 채널 테스트 신호 출력을 모니터링하기 위하여 연결되어 있을 때, 테스트 신호 상태 변화를 생성하는 FSET 및 PG 데이터의 모든 유용한 조합은 상기 테스터 채널에 차례로 제공된다. 상기 오실로스코프가 상기 테스터 출력에서 상태 변화의 상대적인 타이밍을 나타내기 때문에, 가장 긴 경로 지연을 갖는 테스터 채널 및 구동 포맷의 특정한 조합은 쉽게 구별된다. 따라서, 상기 지연은 베이스 타이밍 참조로 선택된다. 구동 포맷에 응답하여 각각의 채널의 각각의 RAM(68)의 각각의 어드레스에 저장된 교정 데이터 값은, 상기 베이스 타이밍 참조와 짝을 이루는 테스트 신호 이벤트 타이밍으로 결론지어지는 값을 찾도록 계속 반복하여 교정된다. 따라서, 모든 채널은 모든 형태의 구동 포맷에 대해 같은 신호 경로 지연을 제공하도록 교정된다.
각각의 채널로의 데이터 입력은, 각각의 채널이 몇몇 특정 시간 A에서 출력 테스트 신호 펄스를 생성하고 같은 시간 A에서 출력 테스트 신호를 샘플링하고, 그 샘플링된 테스트 신호가 하이가 된다면 FAIL 신호 펄스를 발생하도록 셋팅된다. FAIL 신호 펄스가 생성되면, 채널은 시간 A 후에 실질적으로 샘플링한다. 따라서 교정 데이터 값은 샘플링 지연을 감소시키도록 감소된다. FAIL 신호 펄스가 발생되지 않으면, 채널은 시간 B 후에 실질적으로 샘플링하고, 교정 데이터가 감소된다. 상기 프로세스는, 상기 가장 작은 변화가 FAIL 신호 상태에서 변화되도록 교정 데이터 값에서 제로(0)로 계속적으로 반복된다. 상기 점에서, 상기 교정 데이터는 최적화될 것이다. 상기 프로세스는 각각의 에지 비교 포맷 및 각각의 윈도우 비교 포맷의 각각의 윈도우 에지에 대한 개별적인 교정 데이터 값을 생성하도록 수행되어진다.
따라서 타이밍 신호 발생기 및 이들이 트리거하는 테스트 이벤트 사이의 고유한 신호 경로 지연에서 포맷 민감성 차이를 얻기 위하여 테스트 이벤트의 타이밍이 교정될 수 있는 집적회로 테스터를 기술했다. 이상 본 발명이 구체적인 실시예들에 대해 기술되었지만, 본 발명이 여기에만 국한되는 것은 아니며, 첨부된 특허 청구의 범위에 정의되고 보호되는 본 발명의 사상 및 범주에 이탈됨 없이 다양한 변형 및 수정이 가능함은 당업자에게 분명하다.

Claims (15)

  1. 연속적인 테스트 사이클 동안에 테스트용 집적회로 장치(integrated circuit device under test:DUT)의 단자에서 셋팅된 시간에 발생하는 일련의 테스트 이벤트(a succession of timed test events)를 수행하는 집적회로 테스터에 있어서,
    각각의 테스트 사이클 동안 각각의 상기 DUT 단자에 대응하는 개별적인 한 셋트의 타이밍 데이터 및 포맷 데이터를 생성하는 패턴 발생 수단(pattern generation means); 및
    복수 개의 타이밍 신호 발생기－여기서 각각의 타이밍 신호 발생기는 각각의 테스트 사이클 동안 각각의 상기 DUT 단자에 대응하여 상기 패턴 발생 수단으로부터 대응되는 상기 한 셋트의 타이밍 데이터와 포맷 데이터를 수신하고, 각각의 테스트 사이클 동안에 출력 타이밍 신호를 생성함－
    를 포함하고,
    상기 입력 타이밍 데이터는 시간 간격을 나타내고, 상기 포맷 데이터는 상기 출력 타이밍 신호에 의해 트리거(trigger)되는 테스트 이벤트를 참조하며, 각각의 타이밍 신호 발생기는 각각의 테스트 사이클의 시작 후에 발생하며, 수신된 타이밍 데이터와 포맷 데이터의 조합에 따라 결정되는 지연을 갖는 출력 타이밍 신호를 생성하는
    집적회로 테스터.
  2. 제1항에 있어서,
    각각의 타이밍 신호 발생기가
    각각의 테스트 사이클 시작 후 상기 수신된 타이밍 데이터에 의해 표시되는 간격을 가지고 발생하는 신호 펄스를 생성하는 수단;
    상기 포맷 데이터에 의해 번지 지정(address)되며, 복수 개의 번지 지정 가능한 메모리 위치의 각각에서 교정 데이터(calibration data)를 저장하고, 번지 지정될 때 교정 데이터를 판독하는 랜덤 액세스 메모리(random access memory: RAM); 및
    상기 RAM으로부터 판독된 교정 데이터에 응답하여 결정되는 시간만큼 상기 신호 펄스를 지연시키는 프로그램 가능한 지연회로
    를 포함하는 집적회로 테스터.
  3. 제1항에 있어서,
    각각의 상기 타이밍 신호 발생기가
    상기 수신된 타이밍 데이터에 의해 번지 지정되고, 복수 개의 번지 지정 가능한 저장 위치의 각각에서 타이밍 제어 데이터를 저장하며, 상기 타이밍 데이터에 의해 번지 지정되는 저장된 타이밍 제어 데이터를 판독하는 제1 랜덤 액세스 메모리(RAM);
    상기 포맷 데이터에 의해 번지 지정되고, 복수 개의 번지 지정 가능한 메모리 위치 각각에서 교정 데이터를 저장하며, 상기 포맷 데이터에 의해 번지 지정되는 저장된 교정 데이터를 판독하는 제2 랜덤 액세스 메모리(RAM); 및
    각각의 테스트 사이클의 시작 후에 발생하며, 상기 제1 RAM으로부터 판독되는 상기 타이밍 제어 데이터 및 상기 제2 RAM으로부터 판독되는 상기 교정 데이터의 조합에 따라 결정되는 지연을 갖는 상기 타이밍 신호를 생성하는 수단
    을 포함하는 집적회로 테스터.
  4. 제1항에 있어서,
    각각의 상기 타이밍 신호 발생기가
    상기 입력 타이밍 데이터에 의해 번지 지정되고, 복수 개의 번지 지정 가능한 저장 위치의 각각에 제1 타이밍 제어 데이터를 저장하는 제1 랜덤 액세스 메모리(RAM)－여기서 제1 RAM은 상기 타이밍 데이터에 의해 번지 지정될 때 저장된 타이밍 제어 데이터를 판독하며, 상기 판독된 타이밍 제어 데이터는 제1 및 제2 부분으로 구성됨－;
    상기 포맷 데이터에 의해 번지 지정되고, 복수 개의 번지 지정 가능한 메모리 위치 각각에서 교정 데이터를 저장하며, 상기 포맷 데이터에 의해 번지 지정되는 저장된 교정 데이터를 판독하는 제2 랜덤 액세스 메모리(RAM);
    각각의 테스트 사이클의 시작 후에 발생하는 입력 클록 신호의 사이클의 수가 상기 제1 RAM으로부터 판독된 상기 타이밍 제어 데이터의 상기 제1 부분에 의해 표시되는 한계에 이를 때 출력 펄스를 발생하는 카운터;
    지연 제어 데이터를 생성하기 위하여, 상기 제2 RAM으로부터 판독된 상기 교정 데이터를 상기 제1 RAM으로부터 판독된 상기 타이밍 제어 데이터의 상기 제2 부분과 논리적으로 결합시키는 수단; 및
    상기 타이밍 신호를 발생하도록 상기 지연 제어 데이터에 의해 결정되는 시간만큼 상기 카운터 출력 펄스를 지연시키는 지연 수단
    을 포함하는 집적회로 테스터.
  5. 제1항에 있어서,
    각각의 타이밍 신호 발생기에 대응하며, 상기 타이밍 신호 발생기로부터 발생된 타이밍 신호를 수신하고, 상기 대응하는 타이밍 신호 발생기에 의해 수신된 동일한 포맷 데이터를 수신하고, 상기 타이밍 신호를 수신하자마자 상기 수신된 포맷 데이터에 의해 참조된 테스트 이벤트를 수행하는 수단
    을 추가로 포함하는 집적회로 테스터.
  6. 제3항에 있어서,
    각각의 타이밍 신호 발생기에 대응하며, 상기 타이밍 신호 발생기로부터 발생된 타이밍 신호를 수신하고, 상기 대응하는 타이밍 신호 발생기에 의해 수신된 동일한 포맷 데이터를 수신하고, 상기 타이밍 신호를 수신하자마자 상기 수신된 포맷 데이터에 의해 참조된 테스트 이벤트를 수행하는 수단
    을 추가로 포함하는 집적회로 테스터.
  7. 제4항에 있어서,
    각각의 타이밍 신호 발생기에 대응하며, 상기 타이밍 신호 발생기로부터 발생된 타이밍 신호를 수신하고, 상기 대응하는 타이밍 신호 발생기에 의해 수신된 동일한 포맷 데이터를 수신하고, 상기 타이밍 신호를 수신하자 마자 상기 수신된 포맷 데이터에 의해 참조된 테스트 이벤트를 수행하는 수단
    을 추가로 포함하는 집적회로 테스터.
  8. 연속적인 테스트 사이클 동안에 테스트용 집적회로 장치(integrated circuit device under test:DUT)의 단자에서 셋팅된 시간에 발생하는 일련의 테스트 이벤트(a succession of timed test events)를 수행하는 집적회로 테스터에 있어서,
    각각의 테스트 사이클 동안 테스트 사이클의 지속시간(duration)을 나타내는주기 데이터 및 복수 개의 포맷 데이터와 시간 간격을 나타내는 타이밍 데이터 셋트를 생성하는 패턴 발생 수단－여기서 각각의 타이밍 데이터 및 포맷 데이터는 개별적인 DUT 단자에 대응하며, 포맷 데이터는 상기 테스트 사이클 동안에 대응하는 단자에서 수행되는 하나의 테스트 이벤트를 참조함－;
    상기 패턴 발생 수단에 의해 생성된 주기 데이터를 수신하고, 이에 응답하여 각각의 테스트 사이클의 시작을 나타내는 주기 발생기 출력을 생성하는 주기 발생 수단; 및
    복수 개의 타이밍 신호 발생기－여기서 각각의 타이밍 신호 발생기는 각각의 테스트 사이클의 시작에서 개별적인 상기 DUT 단자에 대응하여 상기 패턴 발생 수단으로부터 대응되는 상기 한 셋트의 타이밍 데이터 및 포맷 데이터를 수신하며, 주기 발생기 출력을 수신하고, 각각의 테스트 사이클의 시작 후에 발생하며 수신된 타이밍 데이터와 포맷 데이터의 조합에 따라 결정되는 지연을 갖는 출력 타이밍 신호를 생성함－
    을 포함하는 집적회로 테스터.
  9. 제8항에 있어서,
    각각의 타이밍 신호 발생기가
    수신된 주기 발생기 출력에 의해 표시되는 각각의 테스트 사이클 시작 후 상기 수신된 타이밍 데이터에 의해 표시되는 간격을 가지고 발생하는 신호 펄스를 생성하는 수단;
    상기 포맷 데이터에 의해 번지 지정(address)되며, 복수 개의 번지 지정 가능한 메모리 위치의 각각에서 교정 데이터(calibration data)를 저장하고, 번지 지정될 때 교정 데이터를 판독하는 랜덤 액세스 메모리(random access memory: RAM); 및
    상기 RAM으로부터 판독된 교정 데이터에 응답하여 결정되는 시간만큼 상기 신호 펄스를 지연시키는 프로그램 가능한 지연회로
    를 포함하는 집적회로 테스터.
  10. 제8항에 있어서,
    상기 주기 발생기 출력은
    사이클의 시작(beginning of cycle: BOC) 신호 펄스－여기서 BOC 신호 펄스는 다음 번 테스트 사이클이 입력 주 클록 신호의 다음 번 펄스 후에 시작해야 한다는 것을 나타냄－; 및
    상기 주 클록 신호의 다음 번 펄스 및 상기 다음 번 테스트 사이클의 시작 사이의 간격을 나타내는 주기 시작 데이터(period start data)
    를 포함하는 집적회로 테스터.
  11. 제10항에 있어서,
    각각의 상기 타이밍 신호 발생기가
    상기 수신된 타이밍 데이터에 의해 번지 지정되고, 복수 개의 번지 지정 가능한 저장 위치의 각각에서 타이밍 제어 데이터를 저장하며, 상기 타이밍 데이터에 의해 번지 지정되는 저장된 타이밍 제어 데이터를 판독하는 제1 랜덤 액세스 메모리(RAM);
    상기 포맷 데이터에 의해 번지 지정되고, 복수 개의 번지 지정 가능한 메모리 위치 각각에서 교정 데이터를 저장하며, 상기 포맷 데이터에 의해 번지 지정되는 저장된 교정 데이터를 판독하는 제2 랜덤 액세스 메모리(RAM); 및
    각각의 테스트 사이클의 시작 후에 발생하며, 상기 BOC 신호 펄스 후에 상기 제1 RAM으로부터 판독되는 상기 타이밍 제어 데이터, 상기 제2 RAM으로부터 판독되는 상기 교정 데이터 및 상기 주기 시작 데이터의 조합에 따라 결정되는 지연을 갖는 상기 타이밍 신호를 생성하는 수단
    을 포함하는 집적회로 테스터.
  12. 제10항에 있어서,
    각각의 상기 타이밍 신호 발생기가
    상기 입력 타이밍 데이터에 의해 번지 지정되고, 복수 개의 번지 지정 가능한 저장 위치의 각각에 제1 타이밍 제어 데이터를 저장하는 제1 랜덤 액세스 메모리(RAM)－여기서 제1 RAM은 상기 타이밍 데이터에 의해 번지 지정될 때 저장된 타이밍 제어 데이터를 판독하며, 상기 판독된 타이밍 제어 데이터는 제1 및 제2 부분으로 구성됨－;
    상기 포맷 데이터에 의해 번지 지정되고, 복수 개의 번지 지정 가능한 메모리 위치 각각에서 교정 데이터를 저장하며, 상기 포맷 데이터에 의해 번지 지정되는 저장된 교정 데이터를 판독하는 제2 랜덤 액세스 메모리(RAM);
    마지막 BOC 신호 펄스 후에 발생하는 입력 클록 신호의 사이클의 수가 상기 제1 RAM으로부터 판독된 상기 타이밍 제어 데이터의 상기 제1 부분에 의해 표시되는 한계에 이를 때 출력 펄스를 발생하는 카운터;
    지연 제어 데이터를 생성하기 위하여, 상기 제2 RAM으로부터 판독된 상기 교정 데이터, 상기 제1 RAM으로부터 판독된 상기 타이밍 제어 데이터의 상기 제2 부분, 및 상기 주기 발생기에 의해 생성된 주기 시작 데이터를 논리적으로 결합시키는 수단; 및
    상기 타이밍 신호를 발생하도록 상기 지연 제어 데이터에 의해 결정되는 시간만큼 상기 카운터 출력 펄스를 지연시키는 지연 수단
    을 포함하는 집적회로 테스터.
  13. 제8항에 있어서,
    각각의 타이밍 신호 발생기에 대응하며, 상기 타이밍 신호 발생기로부터 발생된 타이밍 신호를 수신하고, 상기 대응하는 타이밍 신호 발생기에 의해 수신된 동일한 포맷 데이터를 수신하고, 상기 타이밍 신호를 수신하자마자 상기 수신된 포맷 데이터에 의해 참조된 테스트 이벤트를 수행하는 수단
    을 추가로 포함하는 집적회로 테스터.
  14. 제10항에 있어서,
    각각의 타이밍 신호 발생기에 대응하며, 상기 타이밍 신호 발생기로부터 발생된 타이밍 신호를 수신하고, 상기 대응하는 타이밍 신호 발생기에 의해 수신된 동일한 포맷 데이터를 수신하고, 상기 타이밍 신호를 수신하자마자 상기 수신된 포맷 데이터에 의해 참조된 테스트 이벤트를 수행하는 수단
    을 추가로 포함하는 집적회로 테스터.
  15. 제12항에 있어서,
    각각의 타이밍 신호 발생기에 대응하며, 상기 타이밍 신호 발생기로부터 발생된 타이밍 신호를 수신하고, 상기 대응하는 타이밍 신호 발생기에 의해 수신된 동일한 포맷 데이터를 수신하고, 상기 타이밍 신호를 수신하자마자 상기 수신된 포맷 데이터에 의해 참조된 테스트 이벤트를 수행하는 수단
    을 추가로 포함하는 집적회로 테스터.
KR1020007003460A 1997-09-30 1998-09-28 집적회로 테스터용 포맷 민감성 타이밍 교정 KR20010024360A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/941,452 1997-09-30
US08/941,452 US6060898A (en) 1997-09-30 1997-09-30 Format sensitive timing calibration for an integrated circuit tester
PCT/US1998/020375 WO1999017121A2 (en) 1997-09-30 1998-09-28 Format sensitive timing calibration for an integrated circuit tester

Publications (1)

Publication Number Publication Date
KR20010024360A true KR20010024360A (ko) 2001-03-26

Family

ID=25476484

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020007003460A KR20010024360A (ko) 1997-09-30 1998-09-28 집적회로 테스터용 포맷 민감성 타이밍 교정

Country Status (5)

Country Link
US (1) US6060898A (ko)
EP (1) EP1019735A4 (ko)
JP (1) JP2001518625A (ko)
KR (1) KR20010024360A (ko)
WO (1) WO1999017121A2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100718045B1 (ko) * 2006-05-30 2007-05-14 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 출력 회로 및 방법

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6731711B1 (en) * 1997-11-19 2004-05-04 Lg Electronics Inc. Signal recovery system
US6586924B1 (en) * 1999-08-16 2003-07-01 Advantest Corporation Method for correcting timing for IC tester and IC tester having correcting function using the correcting method
US6496953B1 (en) * 2000-03-15 2002-12-17 Schlumberger Technologies, Inc. Calibration method and apparatus for correcting pulse width timing errors in integrated circuit testing
JP4291494B2 (ja) * 2000-04-04 2009-07-08 株式会社アドバンテスト Ｉｃ試験装置のタイミング校正装置
US6874029B2 (en) * 2000-11-22 2005-03-29 Leap Wireless International, Inc. Method and system for mediating interactive services over a wireless communications network
US6665627B2 (en) * 2001-03-30 2003-12-16 Intel Corporation Method and apparatus for evaluating and correcting the tester derating factor (TDF) in a test environment
JP2005265619A (ja) * 2004-03-18 2005-09-29 Agilent Technol Inc モジュール式テスタ用モジュール、および、該モジュールの校正方法
US7379395B2 (en) * 2004-06-30 2008-05-27 Teradyne, Inc. Precise time measurement apparatus and method
US7401106B2 (en) * 2004-08-19 2008-07-15 Hewlett-Packard Development Company, L.P. Maximum change data pattern
DE102004057772B3 (de) * 2004-11-30 2006-05-24 Infineon Technologies Ag Einsetzbare Kalibriervorrichtung
US7375570B2 (en) * 2005-06-15 2008-05-20 Lsi Logic Corporation High-speed TDF testing on low cost testers using on-chip pulse generators and dual ATE references for rapidchip and ASIC devices
CN101512358A (zh) * 2006-07-10 2009-08-19 阿斯特瑞昂公司 产生时间参考的设备及方法
KR100736680B1 (ko) * 2006-08-10 2007-07-06 주식회사 유니테스트 반도체 소자 테스트 장치의 캘리브레이션 방법
TWI562541B (en) * 2015-12-09 2016-12-11 Chroma Ate Inc Wave form generating apparatus capable of calibration and calibrating method thereof

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4849702A (en) * 1983-08-01 1989-07-18 Schlumberger Techologies, Inc. Test period generator for automatic test equipment
US4806852A (en) * 1984-09-07 1989-02-21 Megatest Corporation Automatic test system with enhanced performance of timing generators
US5321702A (en) * 1989-10-11 1994-06-14 Teradyne, Inc. High speed timing generator
JP2831780B2 (ja) * 1990-02-02 1998-12-02 株式会社アドバンテスト Ｉｃ試験装置
US5212443A (en) * 1990-09-05 1993-05-18 Schlumberger Technologies, Inc. Event sequencer for automatic test equipment
US5327076A (en) * 1992-09-17 1994-07-05 Micro Control Company Glitchless test signal generator
JP2907033B2 (ja) * 1994-11-24 1999-06-21 横河電機株式会社 タイミング信号発生装置
US5917834A (en) * 1997-08-21 1999-06-29 Credence Systems Corporation Integrated circuit tester having multiple period generators

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100718045B1 (ko) * 2006-05-30 2007-05-14 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 출력 회로 및 방법

Also Published As

Publication number Publication date
WO1999017121A3 (en) 1999-12-09
EP1019735A4 (en) 2004-09-15
JP2001518625A (ja) 2001-10-16
WO1999017121A2 (en) 1999-04-08
US6060898A (en) 2000-05-09
EP1019735A2 (en) 2000-07-19

Similar Documents

Publication Publication Date Title
US7266738B2 (en) Test apparatus, phase adjusting method and memory controller
US6105157A (en) Salphasic timing calibration system for an integrated circuit tester
EP0136204B1 (en) Control of signal timing apparatus in automatic test systems using minimal memory
US7406646B2 (en) Multi-strobe apparatus, testing apparatus, and adjusting method
EP0161639B1 (en) Self contained array timing
US7216271B2 (en) Testing apparatus and a testing method
EP0446550A2 (en) Per-pin integrated circuit test system having for each pin an N-bit interface
KR20010024360A (ko) 집적회로 테스터용 포맷 민감성 타이밍 교정
EP0337106A2 (en) Embedded array access time test
US7283920B2 (en) Apparatus and method for testing semiconductor device
JP2001318130A (ja) 半導体テストシステム
US4789835A (en) Control of signal timing apparatus in automatic test systems using minimal memory
US4837521A (en) Delay line control system for automatic test equipment
KR100514335B1 (ko) 다중 주기 발생기를 구비하는 집적 회로 테스터
US7325182B2 (en) Method and circuit arrangement for testing electrical modules
US6215345B1 (en) Semiconductor device for setting delay time
US6754869B2 (en) Method and device for testing set-up time and hold time of signals of a circuit with clocked data transfer
US6496953B1 (en) Calibration method and apparatus for correcting pulse width timing errors in integrated circuit testing
US7135880B2 (en) Test apparatus
US6378092B1 (en) Integrated circuit testing
US20010018754A1 (en) Configuration for generating signal impulses of defined lengths in a module with a bist-function
EP0840329B1 (en) Method and apparatus for testing counter and serial access memory containing it
US6253341B1 (en) IC test system
JP2003121501A (ja) 半導体デバイス試験方法及び半導体デバイス試験装置
JPH09304482A (ja) Ｉｃ試験装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application