JP2003121501A - 半導体デバイス試験方法及び半導体デバイス試験装置 - Google Patents

Abstract

(57)【要約】 【課題】 データに同期してクロックを出力する半導体
デバイスにおいて、クロックとデータの位相差が特定の
関係にあることを検出する性能評価試験を実行すること
ができる半導体デバイス試験装置において、この判定を
行う試験に要する時間を短縮する。 【解決手段】 被試験半導体デバイスの性能評価試験と
平行して被試験半導体デバイスの応答が正常か否かを判
定する基本動作試験を実行し、基本動作試験の結果が否
である被試験半導体デバイスは性能評価試験の結果に係
わらず不良と判定する半導体デバイス試験方法を提案す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は高速で書き込み、
及び読み出しが可能な半導体デバイスを試験する場合に
用いて好適な半導体デバイス試験方法、及びこの試験方
法を用いて動作する半導体デバイス試験装置に関する。

【０００２】

【従来の技術】半導体で構成されるメモリの品種の中に
はクロックと共にデータを入力し、クロックに同期して
半導体デバイスへデータを書き込み、クロックと共にク
ロックに同期したデータが半導体デバイスから出力さ
れ、このクロックのタイミングを利用して他のデバイス
にデータの受渡しを行うメモリが存在する。図２にこの
種のメモリの読み出し時の様子を示す。図２Ａに示すＤ
Ａは半導体デバイスから出力されるデータ（ある１つの
ピンから出力されたデータ）を示す。ＴＤ１、ＴＤ２…
は各テストサイクルを示す。データＤＡはこのクロック
ＤＱＳはメモリから出力されるクロックを示す。データ
ＤＡはこのクロックＤＱＳに同期して半導体デバイスか
ら出力される。このクロックは実用されている状態では
他のデバイスにデータＤＡを受け渡す際の同期信号（デ
ータストローブ）として利用される。

【０００３】この種の半導体デバイスを試験する場合の
試験項目の一つに、各クロックＤＱＳ（以下このクロッ
クを基準クロックと称す）の前縁又は後縁のタイミング
から、データの変化点までの時間差（位相差）ｄＩ１、
ｄＩ２、ｄＩ３…を測定し、この時間差ｄＩ１、ｄＩ
２、ｄＩ３…が例えば極力短い程応答が速く優れた特性
を持つデバイスとして評価される。また、基準クロック
ＤＱＳの前縁からデータＤＱの前後までの時間ｄＪ１及
びｄＪ２が長い程データの持続性が良いデバイスと評価
される。これらの時間の長短によって被試験半導体デバ
イスのグレードが決定される。従って、この試験を性能
評価試験と称し、通常の期待値通り動作しているか否か
を問う基本動作試験とは区別されている。

【０００４】被試験半導体デバイスから出力される基準
クロックＤＱＳは実用されている状態ではクロック源で
生成されたクロックが半導体デバイスに印加され、この
クロックが半導体デバイスの内部の回路に配給され、こ
のクロックに同期してデータが出力される。従って、試
験装置で試験を行う場合にも試験装置側から被試験半導
体デバイスにクロックを印加し、そのクロックが被試験
半導体デバイスの内部を通り、データと共にデータ受渡
しのための基準クロックとして出力される。従って、こ
の基準クロックの一般的には前縁又は後縁のタイミング
を測定し、この計測した前縁又は後縁のタイミングから
データＤＡの変化点までの時間ｄＩ１、ｄＩ２、ｄＩ３
…又はｄＪ１、ｄＪ２…を測定することになる。

【０００５】上述したように、半導体デバイスから出力
される基準クロックは各半導体デバイスＡ、Ｂ、Ｃ（特
に図示しない）の内部を通過して出力されるため、その
発生タイミングは図３に示すように各半導体デバイスの
Ａ、Ｂ、Ｃ毎に基準クロックＤＱＳ１、ＤＱＳ２、ＤＱ
Ｓ３…の位相に差が発生する現象が見られる。さらに位
相の差は半導体デバイスＡ、Ｂ、Ｃの違いによるものに
加えて、半導体デバイスＡ、Ｂ、Ｃの内部でもアクセス
するメモリのアドレスの違い、時間の経過（熱的な変
化）に従って変動するいわゆるジッタＪが発生する現象
が見られる。ジッタＪは基準クロックＤＱＳのみに発生
する現象でなく、データＤＡにも発生する。このために
基準クロックＤＱＳと各ピンから出力されるＤＡの位置
が大きく変動する場合がある。

【０００６】基準クロックＤＱＳとデータＤＡが大きく
変動する場合、最も望ましくない状況としては基準クロ
ックＤＱＳの位相よりデータＤＡの位相が進み位相にな
る状況である。この状況が発生した場合はデータの受け
渡しが実行できないことになるため、半導体デバイスと
しては不良と判定しなければならない。この判定を行う
ために従来より性能評価試験では図３に示した時間差ｄ
Ｉ１、ｄＩ２、ｄＩ３…を測定するのと同時に基準クロ
ックの位相と、データＤＡの位相を比較し、基準クロッ
クの位相よりデータＤＡの位相が進んでいる状況を検出
する位相差検出機能が付加されている。

【０００７】図４及び図５を用いてこの位相差検出機能
について説明する。半導体デバイス試験装置では基準ク
ロックＤＱＳ或いはデータＤＡの各変化点（立上り、立
下り）を検出する方法としてストローブサーチ方式が採
られている。ストローブサーチ方式とは被試験半導体デ
バイスＤＵＴが出力する各ピンの出力信号を電圧比較器
ＣＰ１、ＣＰ２においてストローブパルスＳＴＢ１、Ｓ
ＴＢ２の印加タイミングで比較動作を実行させ、その比
較動作の結果が前回の比較結果から反転した場合に基準
クロックＤＱＳ又はデータＤＡの論理値が変化した（立
上ったか、立下ったか）判定する方式である。

【０００８】電圧比較器ＣＰ１、ＣＰ２には比較電圧と
して被試験半導体デバイスＤＵＴが出力する信号のＬ論
理の電位が正規のＬ論理レベルに存在することを判定す
るためのＶＯＬと、Ｈ論理の電位が正規のＨ論理レベル
に存在することを判定するためのＶＯＨとが与えられ
る。信号の立上りのタイミングを検出するためにはＬ論
理の電位を判定するためのＶＯＬと、被試験半導体デバ
イスＤＵＴが出力する被測定信号とを比較する。図４に
示す例では電圧比較器ＣＰ１に基準クロックＤＱＳを入
力し、電圧比較器ＣＰ２にデータＤＡを入力した場合を
示す。これら電圧比較器ＣＰ１とＣＰ２にはストローブ
パルスＳＴＢが与えられる。電圧比較器ＣＰ１、ＣＰ２
はこのストローブパルスＳＴＢの印加タイミングにおい
て比較結果を出力する。

【０００９】電圧比較の論理は以下の如くして行われ
る。基準クロックＤＱＳ及びデータＤＡがＬ論理レベル
（ＶＯＬより低い電位）に存在する状態でストローブパ
ルスＳＴＢが印加されると、電圧比較器ＣＰ１、ＣＰ２
はＬ論理の比較結果を出力する。基準クロックＤＱＳ及
びデータＤＡが比較電圧ＶＯＬより正側に存在する状態
でストローブパルスＳＴＢが印加されると電圧比較器Ｃ
Ｐ１、ＣＰ２はＨ論理を出力する。各電圧比較器ＣＰ
１、ＣＰ２の電圧比較結果は論理比較器１１Ａ、１１Ｂ
に入力される。論理比較器１１Ａ、１１Ｂには期待値と
してＬ論理を入力しておくことにより、基準クロックＤ
ＱＳ及びデータＤＡがＬ論理のレベルに存在する状況で
電圧比較した結果が論理比較器１１Ａ、１１Ｂに入力さ
れると論理比較器１１Ａ、１１Ｂは期待値Ｌと一致した
ことを表すパスＰを出力する。基準クロックＤＱＳ及び
データＤＡが比較電圧ＶＯＬより正側に存在する状態で
電圧比較した結果が論理比較器１１Ａ、１１Ｂに入力さ
れた場合は期待値Ｌと不一致であることを表すフェイル
Ｆを出力する。

【００１０】以上説明した様子を図５に示す。図５Ａは
電圧比較器ＣＰ１と論理比較器１１Ａにおける比較動作
の様子を示す。図５Ｂは電圧比較器ＣＰ２と論理比較器
１１Ｂにおける比較動作の様子を示す。つまり、この図
５に示す例ではデータＤＡを出力するタイミング（テス
トプログラムで設定するタイミング）を一定値に維持さ
せ、基準クロックＤＱＳとの相対的な位相関係を固定し
た関係に維持させた状態でテストサイクルを数１０〜数
１００回程度実行する。各テストサイクル毎にストロー
ブパルスＳＴＢの位相をずらし、電圧比較器ＣＰ１、Ｃ
Ｐ２の比較結果がパスＰからフェイルＦに反転するタイ
ミング（このタイミングはストローブパルスＳＴＢの発
生タイミングによって知ることができる）を測定する。
図５に示す例では基準クロックＤＱＳがデータＤＡより
先行して立上りを達しているから、性能評価試験は正常
な状態を示している。

【００１１】これに対し、図６に基準クロックＤＱＳよ
りデータＤＡがジッタなどにより先に立上りを達してし
まった場合を示す。図６に示す例では不良と判定する。
図７及び図８に図５と図６に論理比較結果を点線で囲ん
だタイミングＴ０〜Ｔ５の部分のパスＰとフェイルＦの
組合せを示す。図７はパスＰとフェイルＦの組合せの全
てが正常である状態を示す。これに対し図８において基
準クロックＤＱＳがパスＰでデータＤＡがフェイルＦの
組合せの部分が不良と判定すべき部分となる。この判定
を行うために従来は図９に示すように論理比較器１１
Ａ、１１Ｂの比較結果を参照表ＬＰＴに入力し、この参
照表ＬＰＴで基準クロックＤＱＳがパスＰでデータＤＡ
がフェイルＦの組合せを検出し、この組合せが入力され
た場合その被試験半導体デバイスＤＵＴを不良と判定さ
せている。図１０は参照表ＬＰＴの内部の様子を示して
いる。

【００１２】つまり、 （１）基準クロックＤＱＳの判定結果がパスＰで、デー
タＤＡの判定結果がパスの状態では総合判定はパスＰ。 （２）基準クロックＤＱＳの判定結果がパスＰで、デー
タＤＡの判定結果がフェイルＦの状態では総合判定はパ
スＰ。 （３）基準クロックＤＱＳの判定結果がフェイルＦでデ
ータＤＡの判定結果がパスＰの状態では総合判定はフェ
イルＦ。

【００１３】（４）基準クロックＤＱＳの判定結果がフ
ェイルＦでデータＤＡの判定結果がフェイルＦの状態で
は総合判定はパスＰ。 と判定する。この参照表ＬＰＴの内容は被試験半導体デ
バイスの特性に応じて利用者が自由に設定して総合判定
を行わせる。以上はデータの立上りのタイミングと基準
クロックＤＱＳとの位相関係を比較する場合を説明した
が、データの立下り側のタイミングも基準クロックＤＱ
Ｓの立下りのタイミングより進み位相になると不良と判
定しなければならない。このために参照表ＬＰＴには立
下り側のタイミングを比較するための判定基準も書き込
まれる。

【００１４】図１１に立下り側の性能評価試験を行う場
合の電圧比較器ＣＰ１とＣＰ２及び論理比較器１１Ａ、
１１Ｂの設定の様子を示す。電圧比較器ＣＰ１とＣＰ２
には比較電圧ＶＯＨを与える。また、論理比較器１１
Ａ、１１Ｂには期待値としてＨ論理を入力する。このよ
うに設定することにより、基準クロックＤＱＳ及びデー
タＤＡがＶＯＨより正側に存在する状態で比較動作が行
われると、論理比較器１１Ａ、１１ＢはパスＰを出力す
る。これに対し、ＶＯＨより低い電位に存在する状態で
比較動作を実行すると論理比較器１１Ａ、１１Ｂはフェ
イルＦを出力する。

【００１５】図１２は基準クロックＤＱＳがデータＤＡ
より先に立下りを達している正常モードの動作状況を示
す。図１３はデータＤＡが基準クロックＤＱＳより先に
立下りを達してしまった不良モードの動作状況を示す。
これらの判定結果から、立下り側の性能評価を行うため
の参照表ＬＰＴは図１４に示すように設定される。

【００１６】

【発明が解決しようとする課題】上述した性能評価試験
において、特に基準クロックＤＱＳとデータＤＡの判定
結果が共にパスＰであっても共にフェイルＦであっても
総合判定はパスＰと判定するから、仮に被試験半導体デ
バイスＤＵＴが全く動作していない状態であっても総合
判定をパスＰと判定する恐れがある。このために、この
性能評価試験を行うに当たって、その前に基本動作試験
を実施し、その基本動作試験と性能評価試験結果の双方
が共に良で初めて総合的に良と判定している。

【００１７】このように、性能評価試験に先立って基本
動作試験を行い、被試験半導体デバイスＤＵＴが正常に
動作していることを確認してから、性能評価試験を実行
するから、試験に要する時間が長くなる欠点がある。つ
まり、ここで実施する基本動作試験は本来実施する基本
動作試験とは全く別であり、性能評価試験の一部の試験
として実施する。このために性能評価試験には基本動作
試験に要する時間だけ余分に時間が掛かることになる。
この発明の目的は性能評価試験に要する時間を短縮しよ
うとするものである。

【００１８】

【課題を解決するための手段】この発明の請求項１で
は、利用者が設定した良否判定基準を記憶した参照表に
従って、被試験半導体デバイスが出力する複数の信号の
位相関係が正常か否かを判定し、被試験半導体デバイス
の性能を評価する半導体デバイス試験方法において、被
試験反動体デバイスの性能評価試験と平行して被試験半
導体デバイスの応答が正常か否かを判定する基本動作試
験を実行し、この基本動作試験の結果が否である被試験
半導体デバイスは、性能評価試験の結果に係わらず不良
と判定する半導体デバイス試験方法を提案する。

【００１９】この発明の請求項２では、請求項１記載の
半導体デバイス試験方法において、基本動作試験は性能
評価試験の全期間乃至は一部の期間に性能評価試験と平
行して実施する半導体デバイス試験方法を提案する。こ
の発明の請求項３では、被試験半導体デバイスの複数の
ピンから出力される各信号の位相差を測定する機能を具
備し、複数のピンから出力される信号の位相関係を参照
表に設定した判定基準と照合し、特定な位相関係を検出
して不良と判定する性能評価試験を実行することを可能
とした半導体デバイス試験装置において、複数のピンか
ら出力される信号の中の少なくとも１つの信号と期待値
とを比較する論理比較器と、この論理比較器が予め定め
た所定の期間に出力する判定結果がすべて良であること
を検出して被試験半導体デバイスの基本動作が正常と判
定する基本動作判定器と、この基本動作判定器が被試験
半導体デバイスの基本動作が不良と判定した場合は性能
評価試験の結果が良であっても不良と判定する総合判定
器とを設けた構成とした半導体デバイス試験装置を提案
する。

【００２０】作用 上述したこの発明による半導体デバイス試験方法及びこ
の半導体デバイス試験方法に従って動作する半導体デバ
イス試験装置によれば、参照表ＬＰＴを用いて試験を行
う性能評価試験中でも基本機能試験を行うことができ
る。従って、この発明によれば性能評価試験に要する時
間が長くなることを回避することができる。

【００２１】

【発明の実施の形態】図１にこの発明による半導体デバ
イス試験方法を適用して動作する半導体デバイス試験装
置の構成を示す。図中電圧比較器ＣＰ１とＣＰ２は被試
験半導体デバイスＤＵＴが出力する基準クロックＤＱＳ
と或る一つの出力端子が出力するデータＤＡの位相差を
測定するための電圧比較器として動作する。従って、こ
れらの電圧比較器ＣＰ１とＣＰ２に印加するストローブ
パルスＳＴＢ１とＳＴＢ２は図５に示したように各テス
トサイクル毎にわずかずつ位相をずらして印加し、その
ストローブパルスＳＴＢ１、ＳＴＢ２で読み取った基準
クロックＤＱＳとデータＤＡの論理値の比較結果を参照
表ＬＰＴで参照し、基準クロックＤＱＳとデータＤＡの
位相の関係が利用者が不良と定める関係に合致した場合
に参照表ＬＰＴから不良Ｆを出力させる。これらの動作
は図５乃至図８で詳細に説明したから、ここではその説
明を省略する。

【００２２】この発明の特徴は、上述した参照表ＬＰＴ
を用いて行う性能評価試験に加えて、この性能評価試験
と平行して被試験半導体デバイスＤＵＴの基本動作試験
を実施できる構成を付加した点である。図１に示す基本
動作判定器１２Ａ、１２Ｂが基本動作試験を実行する部
分の構成を示す。基本動作判定器１２Ａ、１２Ｂは論理
比較器１１Ａ、１１Ｂの判定結果を取り込み、これら論
理比較器１１Ａ、１１Ｂの判定結果が一度でもパスＰか
らフェイルＦに、又はフェイルＦからパスＰに変化した
か否かを検知し、一度でもパスＰからフェイルＦに、又
はフェイルＦからパスＰに変化したことを検知すれば基
本動作試験はパスＰと判定する。一度もパスＰからフェ
イルＦに又はフェイルＦからパスＰに変化しなかった場
合は基本動作試験は不良Ｆと判定する。

【００２３】つまり、論理比較器１１Ａ、１１Ｂでは例
えば図４に示した性能評価試験が行われる。性能評価試
験では電圧比較器ＣＰ１とＣＰ２に印加されるストロー
ブパルスＳＴＢ１とＳＴＢ２は図４に示すように、各テ
ストサイクル毎に位相を順次ずらして基準クロックＤＱ
ＳとデータＤＡの立上がり（又は立下がり）の変化点を
検出する。論理比較器１１Ａ、１１ＢでパスＰからフェ
イルＦへ、またはフェイルＦからパスＰへの変化が一度
でも発生した場合は被試験半導体デバイスＤＵＴが出力
する基準クロックＤＱＳ又はデータＤＡが立上がり又は
立下がりの動作をしたことになる。つまり被試験半導体
デバイスＤＵＴは基本的に動作していることになる。

【００２４】従って、基本動作判定器１２Ａ、１２Ｂは
論理比較器１１Ａ、１１Ｂの判定結果がパスＰからフェ
イルＦ又はフェイルＦからパスＰへ変化したことを一度
でも検出すると、基本動作試験はパスＰを出力する。こ
れに対して一度もパスからフェイル又はフェイルからパ
スへの変化が発生しなかった場合は基本動作試験はフェ
イルＦと判定する。この判定結果をＢ１、Ｂ２として総
合判定器１３に入力し、参照表ＬＴＰからの判定結果と
照合する。総合判定器１３では参照表ＬＴＰから入力さ
れる性能評価試験結果と基本動作試験結果Ｂ１とＢ２を
照合し、性能評価試験結果が良で基本動作試験結果Ｂ１
とＢ２が全てパスであれば良と判定し、性能評価試験結
果が良でも基本動作試験結果が何れか一方でもフェイル
Ｆであれば不良と判定する。

【００２５】この結果、図１０に示した参照表ＬＰＴの
中で、出力データＤＡの判定がフェイルＦ、基準クロッ
クＤＱＳの判定結果もフェイルＦの場合に性能評価試験
ではパスＰと判定するが、この場合被試験半導体デバイ
スＤＵＴが全く動作していない場合もパスＰと判定して
しまう不都合を解消することができる。上述した基本動
作試験は参照表ＬＰＴを用いて行う性能評価試験の一部
の期間で同時平行して行われる。性能評価試験は１試験
項目だけでなく、複数項目に渡って実施されるから、そ
の都度、基本動作試験を単独で実行したとすると、試験
時間は長くなるが、この発明によれば、複数回行われる
性能評価試験の一部の期間に基本動作試験も同時平行し
て実行するから、実質的には性能評価試験に要する時間
のみで済むことになる、この結果試験時間を短縮できる
ことになる。

【００２６】

【発明の効果】以上説明したように、この発明によれば
性能評価試験を実施するに際して、被試験半導体デバイ
スＤＵＴが正常に動作しているか否かを問う基本動作試
験を性能評価試験と同時に平行して実施するから、性能
評価試験に要する時間を短縮することができる。この結
果、高価な半導体デバイス試験装置を使用する時間を短
縮できるため、試験に要するコストを低減できる利点が
得られ、その効果は実用に供して頗る大である。

【図面の簡単な説明】

【図１】この発明の一実施例を説明するためのブロック
図。

【図２】データの出力に同期した基準クロックを出力す
る半導体デバイスの動作を説明するためのタイミングチ
ャート。

【図３】図２に示した基準クロックにジッタが発生する
様子を説明するためのタイミングチャート。

【図４】半導体デバイスが出力する信号の立上りの位相
を測定する方法を説明するためのブロック図。

【図５】半導体デバイスの性能評価試験において正常と
判定すべき状況を説明するためのタイミングチャート。

【図６】半導体デバイスの性能評価試験において、不良
と判定すべき状況を説明するためのタイミングチャー
ト。

【図７】図５に示した正常動作モードにおいてパスとフ
ェイルの組合せを表として示した図。

【図８】図６示した不良動作モードのパスとフェイルの
組合せを表として示した図。

【図９】半導体デバイスが出力する基準クロックと出力
データとの位相の組合せを参照表を用いて良否の判定を
行う方法を説明するためのブロック図。

【図１０】図９に示した参照表に設定した判定基準の一
例を示す図。

【図１１】基準クロックと出力データの立下りの位相差
を測定する様子を説明するためのブロック図。

【図１２】基準クロックと出力データの立下り側の正常
動作モードを説明するためのタイミングチャート。

【図１３】基準クロックと出力データの立下り側の不良
動作モードを説明するためのタイミングチャート。

【図１４】図１３に示した不良動作モードと図１３に示
した正常動作モードから設定した参照表の一例を説明す
るための図。

【符号の説明】

１０ パターン発生器 １１Ａ、１１Ｂ、１１Ｃ 論理比較器 １２Ａ、１２Ｂ 基本動作判定器 １３ 総合判定器 ＤＵＴ 被試験半導体デバイス ＣＰ１、ＣＰ２、ＣＰ３ 電圧比較器 ＬＰＴ 参照表 ＤＱＳ 基準クロック ＤＡ 出力データ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 利用者が設定した良否判定基準を記憶し
   た参照表に従って、被試験半導体デバイスが出力する複
   数の信号の位相関係が正常か否かを判定し、被試験半導
   体デバイスの性能を評価する半導体デバイス試験方法に
   おいて、 上記被試験半導体デバイスの性能評価試験と平行して被
   試験半導体デバイスの応答が正常か否かを判定する基本
   動作試験を実行し、この基本動作試験の結果が否である
   被試験半導体デバイスは、上記性能評価試験の結果に係
   わらず不良と判定することを特徴とする半導体デバイス
   試験方法。
2. 【請求項２】 請求項１記載の半導体デバイス試験方法
   において、上記基本動作試験は上記性能評価試験の全期
   間乃至は一部の期間に上記性能評価試験と平行して実施
   することを特徴とする半導体デバイス試験方法。
3. 【請求項３】 Ａ．被試験半導体デバイスの複数のピン
   から出力される各信号の位相差を測定する機能を具備
   し、上記複数のピンから出力される信号の位相関係を参
   照表に設定した判定基準と照合し、特定な位相関係を検
   出して不良と判定する性能評価試験を実行することを可
   能とした半導体デバイス試験装置において、 Ｂ．上記複数のピンから出力される信号と期待値とを比
   較する論理比較器と、 Ｃ．この論理比較器の論理比較結果が一方から他方、他
   方から一方の何れかに反転したことを検出して上記被試
   験半導体デバイスの基本動作が正常と判定する基本動作
   判定器と、 Ｄ．この基本動作判定器が被試験半導体デバイスの基本
   動作が不良と判定した場合は上記性能評価試験の結果が
   良であっても不良と判定する総合判定器と、 を設けた構成としたことを特徴とする半導体デバイス試
   験装置。