JP2003004821A - 半導体試験方法及び半導体試験装置 - Google Patents
半導体試験方法及び半導体試験装置Info
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- JP2003004821A JP2003004821A JP2001190790A JP2001190790A JP2003004821A JP 2003004821 A JP2003004821 A JP 2003004821A JP 2001190790 A JP2001190790 A JP 2001190790A JP 2001190790 A JP2001190790 A JP 2001190790A JP 2003004821 A JP2003004821 A JP 2003004821A
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Abstract
(57)【要約】
【課題】 ＩＣテスタのピン間スキューの影響を受けず
に被測定デバイスの出力相互の位相関係を正確に判定
し、また、被測定デバイスの出力タイミングが変化して
も被測定デバイスの出力相互の位相関係を確実に判定す
る。 【解決手段】 位相判定回路２０は、被測定デバイス１
の出力クロックＤ１と被測定デバイスの出力データＤ２
とを入力し、出力データＤ２を出力クロックＤ１でトリ
ガして出力する。Ｄフリップフロップ１７は、位相判定
回路２０の出力を判定ストローブ信号ＳＴＢでトリガし
て出力する。期待値比較回路１８は、Ｄフリップフロッ
プ１７の出力を期待値データと比較する。
に被測定デバイスの出力相互の位相関係を正確に判定
し、また、被測定デバイスの出力タイミングが変化して
も被測定デバイスの出力相互の位相関係を確実に判定す
る。 【解決手段】 位相判定回路２０は、被測定デバイス１
の出力クロックＤ１と被測定デバイスの出力データＤ２
とを入力し、出力データＤ２を出力クロックＤ１でトリ
ガして出力する。Ｄフリップフロップ１７は、位相判定
回路２０の出力を判定ストローブ信号ＳＴＢでトリガし
て出力する。期待値比較回路１８は、Ｄフリップフロッ
プ１７の出力を期待値データと比較する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体の出力デー
タを予め用意した期待値データと比較することによって
半導体の良否を判定する方法及び装置に係り、特に入力
される試験パターンによって出力タイミングが変化する
半導体の試験を行うのに好適な半導体試験方法及び半導
体試験装置に関する。
タを予め用意した期待値データと比較することによって
半導体の良否を判定する方法及び装置に係り、特に入力
される試験パターンによって出力タイミングが変化する
半導体の試験を行うのに好適な半導体試験方法及び半導
体試験装置に関する。
【０００２】
【従来の技術】半導体試験装置（ＩＣテスタ）は、被測
定半導体（被測定デバイス）へ所定の試験パターンデー
タを与え、それによる被測定デバイスの出力データを読
み取り、予め用意した期待値データと比較することによ
って、被測定デバイスの基本的動作及び機能に問題が無
いかどうかを検査する装置である。
定半導体（被測定デバイス）へ所定の試験パターンデー
タを与え、それによる被測定デバイスの出力データを読
み取り、予め用意した期待値データと比較することによ
って、被測定デバイスの基本的動作及び機能に問題が無
いかどうかを検査する装置である。
【０００３】図３は、従来のＩＣテスタの概略構成を示
すブロック図である。ＩＣテスタ１０ａは、タイミング
発生器１１、パターン発生器１２、データセレクタ１
３、コンパレータロジック回路１４、及びフェイルメモ
リ１５を含む。ＩＣテスタ１０ａは、この他にも制御回
路、ＤＣ測定回路、ピンエレクトロニクス等の種々の構
成部品を含むが、本明細書中では必要な部分のみが示さ
れている。
すブロック図である。ＩＣテスタ１０ａは、タイミング
発生器１１、パターン発生器１２、データセレクタ１
３、コンパレータロジック回路１４、及びフェイルメモ
リ１５を含む。ＩＣテスタ１０ａは、この他にも制御回
路、ＤＣ測定回路、ピンエレクトロニクス等の種々の構
成部品を含むが、本明細書中では必要な部分のみが示さ
れている。
【０００４】タイミング発生器１１は、図示しない制御
回路からのタイミングデータを内部メモリに記憶し、そ
れに基づいて判定ストローブ信号を作成し、コンパレー
タロジック回路１４へ出力する。
回路からのタイミングデータを内部メモリに記憶し、そ
れに基づいて判定ストローブ信号を作成し、コンパレー
タロジック回路１４へ出力する。
【０００５】パターン発生器１２は、図示しない制御回
路からのパターン作成用のパターンプログラム（マイク
ロプログラム又はパターンデータ）を入力し、それに基
づいてパターンデータを発生し、データセレクタ１３へ
出力する。
路からのパターン作成用のパターンプログラム（マイク
ロプログラム又はパターンデータ）を入力し、それに基
づいてパターンデータを発生し、データセレクタ１３へ
出力する。
【０００６】データセレクタ１３は、各種の試験信号作
成データ（アドレスデータ・書込データ）及び期待値デ
ータを記憶したメモリで構成されており、パターン発生
器１２からのパターンデータをアドレスとして入力し、
そのアドレスに応じた期待値データをコンパレータロジ
ック回路１４へ出力する。
成データ（アドレスデータ・書込データ）及び期待値デ
ータを記憶したメモリで構成されており、パターン発生
器１２からのパターンデータをアドレスとして入力し、
そのアドレスに応じた期待値データをコンパレータロジ
ック回路１４へ出力する。
【０００７】コンパレータロジック回路１４は、可変遅
延素子１６ａ，１６ｂ、Ｄフリップフロップ１７ａ，１
７ｂ、及び期待値比較回路１８ａ，１８ｂを含んで構成
されている。なお、可変遅延素子、Ｄフリップフロッ
プ、及び期待値比較回路はそれぞれ被測定デバイス１の
入出力端子の数に対応した数だけ備えられているが、図
３では２組だけが示されている。
延素子１６ａ，１６ｂ、Ｄフリップフロップ１７ａ，１
７ｂ、及び期待値比較回路１８ａ，１８ｂを含んで構成
されている。なお、可変遅延素子、Ｄフリップフロッ
プ、及び期待値比較回路はそれぞれ被測定デバイス１の
入出力端子の数に対応した数だけ備えられているが、図
３では２組だけが示されている。
【０００８】可変遅延素子１６ａ，１６ｂは、Ｄフリッ
プフロップ１７ａ，１７ｂへ供給される判定ストローブ
信号のタイミングを設定するもので、タイミング発生器
１１からの判定ストローブ信号を所望の時間だけ遅延
し、それぞれ判定ストローブ信号ＳＴＢ１，ＳＴＢ２と
して出力する。
プフロップ１７ａ，１７ｂへ供給される判定ストローブ
信号のタイミングを設定するもので、タイミング発生器
１１からの判定ストローブ信号を所望の時間だけ遅延
し、それぞれ判定ストローブ信号ＳＴＢ１，ＳＴＢ２と
して出力する。
【０００９】Ｄフリップフロップ１７ａは、被測定デバ
イス１からの出力Ｄ１を、可変遅延素子１６ａからの判
定ストローブ信号ＳＴＢ１でトリガして出力する。ま
た、Ｄフリップフロップ１７ｂは、被測定デバイス１か
らの出力Ｄ２を、可変遅延素子１６ｂからの判定ストロ
ーブ信号ＳＴＢ２でトリガして出力する。
イス１からの出力Ｄ１を、可変遅延素子１６ａからの判
定ストローブ信号ＳＴＢ１でトリガして出力する。ま
た、Ｄフリップフロップ１７ｂは、被測定デバイス１か
らの出力Ｄ２を、可変遅延素子１６ｂからの判定ストロ
ーブ信号ＳＴＢ２でトリガして出力する。
【００１０】期待値比較回路１８ａ，１８ｂは、それぞ
れＤフリップフロップ１７ａ，１７ｂからの出力と、デ
ータセレクタ１３からの期待値データとを比較判定し、
その判定結果を示す判定信号ＰＦＤ１，ＰＦＤ２をフェ
イルメモリ１５へ出力する。
れＤフリップフロップ１７ａ，１７ｂからの出力と、デ
ータセレクタ１３からの期待値データとを比較判定し、
その判定結果を示す判定信号ＰＦＤ１，ＰＦＤ２をフェ
イルメモリ１５へ出力する。
【００１１】フェイルメモリ１５は、コンパレータロジ
ック回路１４から出力される判定信号ＰＦＤ１，ＰＦＤ
２を記憶する。フェイルメモリ１５に記憶された判定信
号ＰＦＤ１，ＰＦＤ２は、図示しない制御回路によって
読み出され、図示しないデータ処理用の装置に転送さ
れ、解析される。
ック回路１４から出力される判定信号ＰＦＤ１，ＰＦＤ
２を記憶する。フェイルメモリ１５に記憶された判定信
号ＰＦＤ１，ＰＦＤ２は、図示しない制御回路によって
読み出され、図示しないデータ処理用の装置に転送さ
れ、解析される。
【００１２】図４は、被測定デバイスの入出力信号の位
相関係を示す説明図である。被測定デバイス１の出力ク
ロックＤ１及び出力データＤ２は一定の位相関係で同期
しているが、被測定デバイス１へ入力される入力クロッ
クに対してはタイミングがずれる。出力クロックＤ１と
出力データＤ２の位相関係、例えば、出力データＤ２が
出力クロックＤ１に対して必要なフリップフロップ回路
のセットアップ時間Ｓ／ホールド時間Ｈを有しているか
否かを測定する場合、図３に示した従来のＩＣテスタ１
０ａは、Ｄフリップフロップ１７ａ，１７ｂにより出力
クロックＤ１，出力データＤ２をそれぞれ判定ストロー
ブ信号ＳＴＢ１，ＳＴＢ２でトリガして判定していた。
相関係を示す説明図である。被測定デバイス１の出力ク
ロックＤ１及び出力データＤ２は一定の位相関係で同期
しているが、被測定デバイス１へ入力される入力クロッ
クに対してはタイミングがずれる。出力クロックＤ１と
出力データＤ２の位相関係、例えば、出力データＤ２が
出力クロックＤ１に対して必要なフリップフロップ回路
のセットアップ時間Ｓ／ホールド時間Ｈを有しているか
否かを測定する場合、図３に示した従来のＩＣテスタ１
０ａは、Ｄフリップフロップ１７ａ，１７ｂにより出力
クロックＤ１，出力データＤ２をそれぞれ判定ストロー
ブ信号ＳＴＢ１，ＳＴＢ２でトリガして判定していた。
【００１３】図５乃至図７は、従来のＩＣテスタの判定
動作の説明図である。図５に示すように、出力クロック
Ｄ１の判定結果を示す判定信号ＰＦＤ１と、出力データ
Ｄ２の判定結果を示す判定信号ＰＦＤ２が共にＰＡＳＳ
の場合、総合判定結果はＰＡＳＳとなる。一方、図６に
示すように、出力クロックＤ１の判定結果を示す判定信
号ＰＦＤ１がＰＡＳＳで、出力データＤ２の判定結果を
示す判定信号ＰＦＤ２がＦＡＩＬの場合、総合判定結果
はＦＡＩＬとなる。また、図７に示すように、出力クロ
ックＤ１の判定結果を示す判定信号ＰＦＤ１がＦＡＩＬ
の場合、その時点で出力データＤ２の判定はマスクされ
る。
動作の説明図である。図５に示すように、出力クロック
Ｄ１の判定結果を示す判定信号ＰＦＤ１と、出力データ
Ｄ２の判定結果を示す判定信号ＰＦＤ２が共にＰＡＳＳ
の場合、総合判定結果はＰＡＳＳとなる。一方、図６に
示すように、出力クロックＤ１の判定結果を示す判定信
号ＰＦＤ１がＰＡＳＳで、出力データＤ２の判定結果を
示す判定信号ＰＦＤ２がＦＡＩＬの場合、総合判定結果
はＦＡＩＬとなる。また、図７に示すように、出力クロ
ックＤ１の判定結果を示す判定信号ＰＦＤ１がＦＡＩＬ
の場合、その時点で出力データＤ２の判定はマスクされ
る。
【００１４】
【発明が解決しようとする課題】被測定デバイスの出力
クロックと出力データの位相関係を測定する場合、従来
は、被測定デバイスの出力クロックと出力データをＩＣ
テスタ内で個別に判定していたため、ＩＣテスタのピン
間で信号伝送時間のばらつき（スキュー）があると、正
確な判定を行うことができず、被測定デバイスの歩留ま
り低下につながっていた。
クロックと出力データの位相関係を測定する場合、従来
は、被測定デバイスの出力クロックと出力データをＩＣ
テスタ内で個別に判定していたため、ＩＣテスタのピン
間で信号伝送時間のばらつき（スキュー）があると、正
確な判定を行うことができず、被測定デバイスの歩留ま
り低下につながっていた。
【００１５】また、被測定デバイスの出力クロックと出
力データは一定の位相関係で同期しているが、例えばダ
ブルデータレートＳＤＲＡＭ（ＤＤＲＳＤＲＡＭ）のよ
うに入力される試験パターンによって出力タイミングが
変化するデバイスでは、出力クロックが入力クロックに
対してどのタイミングで出力されるか分からない。その
ため、可変遅延素子で設定した判定ストローブ信号のタ
イミングによっては、出力クロックの判定結果がＦＡＩ
Ｌとなって出力データの判定マスクを行う必要が生じ、
試験時間の増加につながっていた。
力データは一定の位相関係で同期しているが、例えばダ
ブルデータレートＳＤＲＡＭ（ＤＤＲＳＤＲＡＭ）のよ
うに入力される試験パターンによって出力タイミングが
変化するデバイスでは、出力クロックが入力クロックに
対してどのタイミングで出力されるか分からない。その
ため、可変遅延素子で設定した判定ストローブ信号のタ
イミングによっては、出力クロックの判定結果がＦＡＩ
Ｌとなって出力データの判定マスクを行う必要が生じ、
試験時間の増加につながっていた。
【００１６】本発明は、ＩＣテスタのピン間スキューの
影響を受けず、被測定デバイスの出力相互の位相関係を
正確に判定することのできる半導体試験方法及び半導体
試験装置を提供することを目的とする。
影響を受けず、被測定デバイスの出力相互の位相関係を
正確に判定することのできる半導体試験方法及び半導体
試験装置を提供することを目的とする。
【００１７】本発明はまた、被測定デバイスの出力タイ
ミングが変化しても、被測定デバイスの出力相互の位相
関係を確実に判定することのできる半導体試験方法及び
半導体試験装置を提供することを目的とする。
ミングが変化しても、被測定デバイスの出力相互の位相
関係を確実に判定することのできる半導体試験方法及び
半導体試験装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】本発明に係る半導体試験
方法は、被測定デバイスの第２の出力を被測定デバイス
の第１の出力でトリガした後、被測定デバイスの第１の
出力でトリガされた被測定デバイスの第２の出力をＩＣ
テスタの判定ストローブ信号でトリガして予め用意した
期待値データと比較するものである。
方法は、被測定デバイスの第２の出力を被測定デバイス
の第１の出力でトリガした後、被測定デバイスの第１の
出力でトリガされた被測定デバイスの第２の出力をＩＣ
テスタの判定ストローブ信号でトリガして予め用意した
期待値データと比較するものである。
【００１９】本発明に係る半導体試験装置は、被測定デ
バイスの第１の出力と被測定デバイスの第２の出力とを
入力し、被測定デバイスの第２の出力を被測定デバイス
の第１の出力でトリガして出力する第１の位相判定手段
と、第１の位相判定手段の出力をＩＣテスタの判定スト
ローブ信号でトリガして出力する第２の位相判定手段
と、第２の位相判定手段の出力を予め用意した期待値デ
ータと比較する比較手段とを備えたものである。
バイスの第１の出力と被測定デバイスの第２の出力とを
入力し、被測定デバイスの第２の出力を被測定デバイス
の第１の出力でトリガして出力する第１の位相判定手段
と、第１の位相判定手段の出力をＩＣテスタの判定スト
ローブ信号でトリガして出力する第２の位相判定手段
と、第２の位相判定手段の出力を予め用意した期待値デ
ータと比較する比較手段とを備えたものである。
【００２０】被測定デバイスの第２の出力を被測定デバ
イスの第１の出力でトリガすると、従来のようにＩＣテ
スタのピン間スキューの影響を受けないで、被測定デバ
イスの第１の出力と第２の出力の位相関係が正確に判定
される。被測定デバイスの第１の出力でトリガされた被
測定デバイスの第２の出力は、第１の出力に対して必要
なフリップフロップ回路のセットアップ時間Ｓ／ホール
ド時間Ｈを有する。
イスの第１の出力でトリガすると、従来のようにＩＣテ
スタのピン間スキューの影響を受けないで、被測定デバ
イスの第１の出力と第２の出力の位相関係が正確に判定
される。被測定デバイスの第１の出力でトリガされた被
測定デバイスの第２の出力は、第１の出力に対して必要
なフリップフロップ回路のセットアップ時間Ｓ／ホール
ド時間Ｈを有する。
【００２１】また、被測定デバイスの出力タイミングが
変化しても、被測定デバイスの第１の出力と第２の出力
は一定の位相関係で同期している。従って、被測定デバ
イスの第２の出力を被測定デバイスの第１の出力でトリ
ガすれば、被測定デバイスの出力タイミングが変化して
も、被測定デバイスの第１の出力と第２の出力の位相関
係が確実に判定される。
変化しても、被測定デバイスの第１の出力と第２の出力
は一定の位相関係で同期している。従って、被測定デバ
イスの第２の出力を被測定デバイスの第１の出力でトリ
ガすれば、被測定デバイスの出力タイミングが変化して
も、被測定デバイスの第１の出力と第２の出力の位相関
係が確実に判定される。
【００２２】なお、本発明の半導体試験装置において、
第１の位相判定手段を、被測定デバイスの第１の出力を
遅延する第１の可変遅延素子と、被測定デバイスの第２
の出力を遅延する第２の可変遅延素子と、第１の可変遅
延素子の出力をＤ入力とし、第２の可変遅延素子の出力
をクロック入力とするＤフリップフロップとで構成する
と、簡単な構成により被測定デバイスの第２の出力を被
測定デバイスの第１の出力でトリガすることができる。
第１の位相判定手段を、被測定デバイスの第１の出力を
遅延する第１の可変遅延素子と、被測定デバイスの第２
の出力を遅延する第２の可変遅延素子と、第１の可変遅
延素子の出力をＤ入力とし、第２の可変遅延素子の出力
をクロック入力とするＤフリップフロップとで構成する
と、簡単な構成により被測定デバイスの第２の出力を被
測定デバイスの第１の出力でトリガすることができる。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態を添付
図面に従って説明する。図１は、本発明の一実施の形態
による半導体試験装置の概略構成を示すブロック図であ
る。本実施の形態に係る半導体試験装置は、ＩＣテスタ
１０と位相判定回路２０とを含んで構成される。
図面に従って説明する。図１は、本発明の一実施の形態
による半導体試験装置の概略構成を示すブロック図であ
る。本実施の形態に係る半導体試験装置は、ＩＣテスタ
１０と位相判定回路２０とを含んで構成される。
【００２４】位相判定回路２０は、可変遅延素子２１
ａ，２１ｂ、及びＤフリップフロップ２２から構成され
ている。可変遅延素子２１ａは、Ｄフリップフロップ２
２へ供給されるクロックのタイミングを設定するもので
あり、被測定デバイス１の出力クロックＤ１を所望の時
間だけ遅延して出力する。また、可変遅延素子２１ｂ
は、被測定デバイス１の出力データＤ２の出力クロック
Ｄ１に対する位相関係を調整するものであり、被測定デ
バイス１の出力データＤ２を所望の時間だけ遅延して出
力する。Ｄフリップフロップ２２は、可変遅延素子２１
ｂの出力をＤ入力、可変遅延素子２１ａの出力をクロッ
ク入力とし、可変遅延素子２１ｂからの出力データを可
変遅延素子２１ａからの出力クロックでトリガして出力
する。このとき、可変遅延素子２１ａ，２１ｂを調整す
ることにより、Ｄフリップフロップ２２からの出力デー
タは、出力クロックＤ１に対して必要なフリップフロッ
プ回路のセットアップ時間Ｓ／ホールド時間Ｈを設定す
ることができる。
ａ，２１ｂ、及びＤフリップフロップ２２から構成され
ている。可変遅延素子２１ａは、Ｄフリップフロップ２
２へ供給されるクロックのタイミングを設定するもので
あり、被測定デバイス１の出力クロックＤ１を所望の時
間だけ遅延して出力する。また、可変遅延素子２１ｂ
は、被測定デバイス１の出力データＤ２の出力クロック
Ｄ１に対する位相関係を調整するものであり、被測定デ
バイス１の出力データＤ２を所望の時間だけ遅延して出
力する。Ｄフリップフロップ２２は、可変遅延素子２１
ｂの出力をＤ入力、可変遅延素子２１ａの出力をクロッ
ク入力とし、可変遅延素子２１ｂからの出力データを可
変遅延素子２１ａからの出力クロックでトリガして出力
する。このとき、可変遅延素子２１ａ，２１ｂを調整す
ることにより、Ｄフリップフロップ２２からの出力デー
タは、出力クロックＤ１に対して必要なフリップフロッ
プ回路のセットアップ時間Ｓ／ホールド時間Ｈを設定す
ることができる。
【００２５】このように、位相判定回路２０を用いて、
被測定デバイス１の出力データＤ２を被測定デバイス１
の出力クロックＤ１でトリガすることにより、従来のよ
うにＩＣテスタ１０のピン間スキューの影響を受けず
に、被測定デバイス１の出力クロックＤ１と出力データ
Ｄ２の位相関係を正確に判定することができる。
被測定デバイス１の出力データＤ２を被測定デバイス１
の出力クロックＤ１でトリガすることにより、従来のよ
うにＩＣテスタ１０のピン間スキューの影響を受けず
に、被測定デバイス１の出力クロックＤ１と出力データ
Ｄ２の位相関係を正確に判定することができる。
【００２６】ＩＣテスタ１０は、タイミング発生器１
１、パターン発生器１２、データセレクタ１３、コンパ
レータロジック回路１４、及びフェイルメモリ１５を含
む。ＩＣテスタ１０は、この他にも制御回路、ＤＣ測定
回路、ピンエレクトロニクス等の種々の構成部品を含む
が、本明細書中では必要な部分のみが示されている。
１、パターン発生器１２、データセレクタ１３、コンパ
レータロジック回路１４、及びフェイルメモリ１５を含
む。ＩＣテスタ１０は、この他にも制御回路、ＤＣ測定
回路、ピンエレクトロニクス等の種々の構成部品を含む
が、本明細書中では必要な部分のみが示されている。
【００２７】タイミング発生器１１は、図示しない制御
回路からのタイミングデータを内部メモリに記憶し、そ
れに基づいて判定ストローブ信号を作成し、コンパレー
タロジック回路１４へ出力する。
回路からのタイミングデータを内部メモリに記憶し、そ
れに基づいて判定ストローブ信号を作成し、コンパレー
タロジック回路１４へ出力する。
【００２８】パターン発生器１２は、図示しない制御回
路からのパターン作成用のパターンプログラム（マイク
ロプログラム又はパターンデータ）を入力し、それに基
づいてパターンデータを発生し、データセレクタ１３へ
出力する。
路からのパターン作成用のパターンプログラム（マイク
ロプログラム又はパターンデータ）を入力し、それに基
づいてパターンデータを発生し、データセレクタ１３へ
出力する。
【００２９】データセレクタ１３は、各種の試験信号作
成データ（アドレスデータ・書込データ）及び期待値デ
ータを記憶したメモリで構成されており、パターン発生
器１２からのパターンデータをアドレスとして入力し、
そのアドレスに応じた期待値データをコンパレータロジ
ック回路１４へ出力する。
成データ（アドレスデータ・書込データ）及び期待値デ
ータを記憶したメモリで構成されており、パターン発生
器１２からのパターンデータをアドレスとして入力し、
そのアドレスに応じた期待値データをコンパレータロジ
ック回路１４へ出力する。
【００３０】コンパレータロジック回路１４は、可変遅
延素子１６、Ｄフリップフロップ１７、及び期待値比較
回路１８を含んで構成されている。なお、可変遅延素
子、Ｄフリップフロップ、及び期待値比較回路はそれぞ
れ被測定デバイス１の入出力端子の数に対応した数だけ
備えられているが、図１では１組だけが示されている。
延素子１６、Ｄフリップフロップ１７、及び期待値比較
回路１８を含んで構成されている。なお、可変遅延素
子、Ｄフリップフロップ、及び期待値比較回路はそれぞ
れ被測定デバイス１の入出力端子の数に対応した数だけ
備えられているが、図１では１組だけが示されている。
【００３１】可変遅延素子１６は、Ｄフリップフロップ
１７へ供給される判定ストローブ信号のタイミングを設
定するもので、タイミング発生器１１からの判定ストロ
ーブ信号を所望の時間だけ遅延し、判定ストローブ信号
ＳＴＢとして出力する。
１７へ供給される判定ストローブ信号のタイミングを設
定するもので、タイミング発生器１１からの判定ストロ
ーブ信号を所望の時間だけ遅延し、判定ストローブ信号
ＳＴＢとして出力する。
【００３２】Ｄフリップフロップ１７は、位相判定回路
２０からの出力を、可変遅延素子１６からの判定ストロ
ーブ信号ＳＴＢでトリガして出力する。
２０からの出力を、可変遅延素子１６からの判定ストロ
ーブ信号ＳＴＢでトリガして出力する。
【００３３】期待値比較回路１８は、Ｄフリップフロッ
プ１７からの出力と、データセレクタ１３からの期待値
データとを比較判定し、その判定結果を示す判定信号Ｐ
ＦＤをフェイルメモリ１５へ出力する。
プ１７からの出力と、データセレクタ１３からの期待値
データとを比較判定し、その判定結果を示す判定信号Ｐ
ＦＤをフェイルメモリ１５へ出力する。
【００３４】フェイルメモリ１５は、コンパレータロジ
ック回路１４から出力される判定信号ＰＦＤを記憶す
る。フェイルメモリ１５に記憶された判定信号ＰＦＤ
は、図示しない制御回路によって読み出され、図示しな
いデータ処理用の装置に転送され、解析される。
ック回路１４から出力される判定信号ＰＦＤを記憶す
る。フェイルメモリ１５に記憶された判定信号ＰＦＤ
は、図示しない制御回路によって読み出され、図示しな
いデータ処理用の装置に転送され、解析される。
【００３５】図２は、本発明の一実施の形態による半導
体試験装置の判定動作の説明図である。被測定デバイス
１の出力タイミングが変化して出力クロックＤ１及び出
力データＤ２が矢印で示すように移動しても、出力クロ
ックＤ１と出力データＤ２は一定の位相関係で同期して
いる。従って、被測定デバイス１の出力データＤ２を被
測定デバイス１の出力クロックＤ１でトリガすることに
より、出力クロックＤ１及び出力データＤ２がどのタイ
ミングで発生しても、被測定デバイス１の出力クロック
Ｄ１と出力データＤ２の位相関係を確実に判定すること
ができる。
体試験装置の判定動作の説明図である。被測定デバイス
１の出力タイミングが変化して出力クロックＤ１及び出
力データＤ２が矢印で示すように移動しても、出力クロ
ックＤ１と出力データＤ２は一定の位相関係で同期して
いる。従って、被測定デバイス１の出力データＤ２を被
測定デバイス１の出力クロックＤ１でトリガすることに
より、出力クロックＤ１及び出力データＤ２がどのタイ
ミングで発生しても、被測定デバイス１の出力クロック
Ｄ１と出力データＤ２の位相関係を確実に判定すること
ができる。
【００３６】以上説明した本実施の形態によれば、位相
判定回路をＩＣテスタの外部に設けているため、従来の
ＩＣテスタに変更を加えることなく発明を実施すること
ができる。また、１つの位相判定回路を測定する入出力
端子へ順番に接続して用いることができるため、位相判
定回路を被測定デバイスの入出力端子の数だけ用意する
必要がない。しかしながら、本発明の位相判定手段は、
ＩＣテスタの内部に設けてもよい。
判定回路をＩＣテスタの外部に設けているため、従来の
ＩＣテスタに変更を加えることなく発明を実施すること
ができる。また、１つの位相判定回路を測定する入出力
端子へ順番に接続して用いることができるため、位相判
定回路を被測定デバイスの入出力端子の数だけ用意する
必要がない。しかしながら、本発明の位相判定手段は、
ＩＣテスタの内部に設けてもよい。
【００３７】なお、本実施の形態では、被測定デバイス
の出力クロックと出力データの位相関係を判定する場合
について説明したが、本発明はこれに限らず、被測定デ
バイスの出力データ相互の位相関係を判定する場合にも
適用される。
の出力クロックと出力データの位相関係を判定する場合
について説明したが、本発明はこれに限らず、被測定デ
バイスの出力データ相互の位相関係を判定する場合にも
適用される。
【００３８】
【発明の効果】本発明の半導体試験方法及び半導体試験
装置によれば、ＩＣテスタのピン間スキューの影響を受
けず、被測定デバイスの出力相互の位相関係を正確に判
定することができる。従って、被測定デバイスの歩留ま
りが向上する。
装置によれば、ＩＣテスタのピン間スキューの影響を受
けず、被測定デバイスの出力相互の位相関係を正確に判
定することができる。従って、被測定デバイスの歩留ま
りが向上する。
【００３９】また、本発明の半導体試験方法及び半導体
試験装置によれば、被測定デバイスの出力タイミングが
変化しても、被測定デバイスの出力相互の位相関係を確
実に判定することができる。従って、入力される試験パ
ターンによって出力タイミングが変化する半導体の試験
時間が短縮する。
試験装置によれば、被測定デバイスの出力タイミングが
変化しても、被測定デバイスの出力相互の位相関係を確
実に判定することができる。従って、入力される試験パ
ターンによって出力タイミングが変化する半導体の試験
時間が短縮する。
【００４０】さらに、本発明の半導体試験装置におい
て、第１の位相判定手段を、被測定デバイスの第１の出
力を遅延する第１の可変遅延素子と、被測定デバイスの
第２の出力を遅延する第２の可変遅延素子と、第１の可
変遅延素子の出力をＤ入力とし、第２の可変遅延素子の
出力をクロック入力とするＤフリップフロップとで構成
することにより、簡単な構成により被測定デバイスの第
２の出力を被測定デバイスの第１の出力でトリガするこ
とができる。
て、第１の位相判定手段を、被測定デバイスの第１の出
力を遅延する第１の可変遅延素子と、被測定デバイスの
第２の出力を遅延する第２の可変遅延素子と、第１の可
変遅延素子の出力をＤ入力とし、第２の可変遅延素子の
出力をクロック入力とするＤフリップフロップとで構成
することにより、簡単な構成により被測定デバイスの第
２の出力を被測定デバイスの第１の出力でトリガするこ
とができる。
【図１】 本発明の一実施の形態による半導体試験装置
の概略構成を示すブロック図である。
の概略構成を示すブロック図である。
【図２】 本発明の一実施の形態による半導体試験装置
の判定動作の説明図である。
の判定動作の説明図である。
【図３】 従来のＩＣテスタの概略構成を示すブロック
図である。
図である。
【図４】 被測定デバイスの入出力信号の位相関係を示
す説明図である。
す説明図である。
【図５】 従来のＩＣテスタの判定動作の説明図であ
る。
る。
【図６】 従来のＩＣテスタの判定動作の説明図であ
る。
る。
【図７】 従来のＩＣテスタの判定動作の説明図であ
る。
る。
１…被測定デバイス、１０，１０ａ…ＩＣテスタ、１１
…タイミング発生器、１２…パターン発生器、１３…デ
ータセレクタ、１４…コンパレータロジック回路、１５
…フェイルメモリ、１６，１６ａ，１６ｂ…可変遅延素
子、１７，１７ａ，１７ｂ…Ｄフリップフロップ、１
８，１８ａ，１８ｂ…期待値比較回路、２０…位相判定
回路、２１ａ，２１ｂ…可変遅延素子、２２…Ｄフリッ
プフロップ
…タイミング発生器、１２…パターン発生器、１３…デ
ータセレクタ、１４…コンパレータロジック回路、１５
…フェイルメモリ、１６，１６ａ，１６ｂ…可変遅延素
子、１７，１７ａ，１７ｂ…Ｄフリップフロップ、１
８，１８ａ，１８ｂ…期待値比較回路、２０…位相判定
回路、２１ａ，２１ｂ…可変遅延素子、２２…Ｄフリッ
プフロップ
Claims (3)
- 【請求項１】 被測定デバイスの第２の出力を被測定デ
バイスの第１の出力でトリガした後、 被測定デバイスの第１の出力でトリガされた被測定デバ
イスの第２の出力をＩＣテスタの判定ストローブ信号で
トリガして予め用意した期待値データと比較することを
特徴とする半導体試験方法。 - 【請求項２】 被測定デバイスの第１の出力と被測定デ
バイスの第２の出力とを入力し、被測定デバイスの第２
の出力を被測定デバイスの第１の出力でトリガして出力
する第１の位相判定手段と、 前記第１の位相判定手段の出力をＩＣテスタの判定スト
ローブ信号でトリガして出力する第２の位相判定手段
と、 前記第２の位相判定手段の出力を予め用意した期待値デ
ータと比較する比較手段とを備えたことを特徴とする半
導体試験装置。 - 【請求項３】 前記第１の位相判定手段は、 被測定デバイスの第１の出力を遅延する第１の可変遅延
素子と、 被測定デバイスの第２の出力を遅延する第２の可変遅延
素子と、 前記第１の可変遅延素子の出力をＤ入力とし、前記第２
の可変遅延素子の出力をクロック入力とするＤフリップ
フロップとからなることを特徴とする請求項２に記載の
半導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001190790A JP2003004821A (ja) | 2001-06-25 | 2001-06-25 | 半導体試験方法及び半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001190790A JP2003004821A (ja) | 2001-06-25 | 2001-06-25 | 半導体試験方法及び半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003004821A true JP2003004821A (ja) | 2003-01-08 |
Family
ID=19029512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001190790A Pending JP2003004821A (ja) | 2001-06-25 | 2001-06-25 | 半導体試験方法及び半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003004821A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006112931A (ja) * | 2004-10-15 | 2006-04-27 | Kawasaki Microelectronics Kk | 集積回路、テスト回路およびテスト方法 |
| CN102798774A (zh) * | 2011-05-27 | 2012-11-28 | 爱德万测试株式会社 | 测试装置及测试方法 |
-
2001
- 2001-06-25 JP JP2001190790A patent/JP2003004821A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006112931A (ja) * | 2004-10-15 | 2006-04-27 | Kawasaki Microelectronics Kk | 集積回路、テスト回路およびテスト方法 |
| CN102798774A (zh) * | 2011-05-27 | 2012-11-28 | 爱德万测试株式会社 | 测试装置及测试方法 |
| JP2012247317A (ja) * | 2011-05-27 | 2012-12-13 | Advantest Corp | 試験装置および試験方法 |
| KR101375759B1 (ko) | 2011-05-27 | 2014-03-19 | 가부시키가이샤 어드밴티스트 | 시험 장치 및 시험 방법 |
| US8981786B2 (en) | 2011-05-27 | 2015-03-17 | Advantest Corporation | Test apparatus and test method |
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|---|---|---|---|
| A711 | Notification of change in applicant |
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