JP4192429B2 - Ic試験装置、その制御方法、及び記憶媒体 - Google Patents
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Description
【発明の属する技術分野】
本発明は、被試験メモリを試験して判定結果を出力するIC試験装置、その制御方法、記憶媒体に関する。
【0002】
【従来の技術】
近年、様々な電子機器に用いられるIC(Integrated Circuit:集積回路)、LSI(Large Scale Integrated circuit)の高密度化、高速化が急速に進んでいる。これらを構成する多数の回路は、コンデンサ、トランジスタ等の各素子を印刷、蒸着等により形成して実現されるが、大量生産される製品間にはその特性や品質にばらつきが生じる。この様なICから構成される被試験メモリが、所定の機能通りに動作するか否かを試験し、製品としての良否を判定する装置がIC試験装置である。
【0003】
以下、図4を参照して、従来のIC試験装置10内部の比較判定部16について説明する。
比較判定部16は、被試験メモリ(図示略)から出力されるデバイスパターンと、所定のタイミングで出力される期待パターンとを比較する。すなわち、比較判定部16は、デバイスパターンEと、パターン発生部(図示略)から受信した期待パターンGとの論理比較判定を行い、デバイスパターンEと期待パターンGが一致した場合には“パス”、不一致の場合には“フェイル”とする判定結果データを出力する。
【0004】
比較判定部16は、図4に示す様に、サンプリング回路16a、レイテンシ回路16b、論理比較回路16cを備えて構成される。
サンプリング回路16aは、デバイスパターンEを入力データとし、ストロボエッジFを入力クロックとするフリップフロップ(FF)回路である。サンプリング回路16aは、ストロボエッジFによりサンプリングされたデバイスパターンEを、次段の論理比較回路16cへ比較データJとして出力する。
【0005】
レイテンシ回路16bは、複数のフリップフロップ回路を直列に接続したシフト回路により構成され、予め設定された任意のシフト段数(サイクル数)からデータの取り出しが可能である。すなわち、レイテンシ回路16bは、受信した期待パターンGを、予め設定された段数分シフト動作させ、判定データKとして論理比較回路16cへ出力する。これにより、例えば、レイテンシ回路16bが7個のフリップフロップ回路から構成される場合には、7段先までサイクルシフトが可能である。
【0006】
また、論理比較回路16cは、排他的論理和ゲートにより構成され、上記比較データJと判定データKとの排他的論理和をとることにより、各データの一致または不一致を判定し、一致の場合には“パス”の、不一致の場合には“フェイル”の判定結果データHを出力する。
【0007】
上述の様に、比較判定部16にレイテンシ回路16bを備えることにより、位相を合わせて、論理比較判定ができる。このため、テストレイトを超えたデバイスパターンEを出力する様な高速動作の被試験メモリWに対しても、容易な試験プログラムでIC試験が可能である。
【0008】
【発明が解決しようとする課題】
従来のIC試験装置10は、デバイスパターンEと期待パターンGの位相のずれを考慮した複雑な試験プログラムの作成を要しない点において有用であったが、近年の半導体メモリの高機能化や高速化に伴い、特定の被試験メモリの試験において、各ピン毎にレイテンシ設定を変えて試験する場合がある。
【0009】
この様な被試験メモリWのIC試験を行う場合には、比較判定部16の次段に位置する不良解析部において、判定結果データHとアドレスパターンIとの位相のずれが生じる。この位相のずれが、被試験メモリWの正確な比較判定結果に影響を与えて、IC試験における被試験メモリの不良解析を行いにくくなる場合があった。
【0010】
本発明の課題は、被試験メモリの各ピン毎のレイテンシ設定に合わせて出力段数を補正することにより、不良解析の容易なIC試験装置、その制御方法、及び記憶媒体を提供することである。
【0011】
【課題を解決するための手段】
以上の課題を解決するため、請求項1記載の発明は、
被試験メモリ(例えば、図1の被試験メモリW)を良否判定する際に、当該被試験メモリから比較対象として出力された比較データ(例えば、図2の比較データJ)を出力する比較データ出力手段(例えば、図2のサンプリング回路6a)と、
この比較データ出力手段により出力される比較データの位相に合うように、前記被試験メモリの良否判定基準となる判定データ(例えば、図2の判定データK)を設定されたシフト段数分遅延させて出力する判定データ出力手段(例えば、図2のレイテンシ回路6b)と、
前記比較データと前記判定データを論理比較して、判定結果データ(例えば、図2の判定結果データH)を出力する比較判定手段(例えば、図2の論理比較回路6c)と、
を備えるIC試験装置(例えば、図1のIC試験装置1)において、
前記比較判定手段から出力される判定結果データを設定されたシフト段数分遅延させて前記被試験メモリ内のアドレスを特定するアドレスパターン(例えば、図1のアドレスパターンI)の位相に合うように出力する補正手段(例えば、図2のレイテンシ補正回路6d)を備え、
前記判定データ出力手段及び前記補正手段は、各々シフト段数を調整可能であることを特徴としている。
【0012】
従って、判定結果データの位相をアドレスパターンの位相に合わせて出力することにより、被試験メモリの有する各ピンのレイテンシ設定に対応させてシフト段数を調整できる。その結果、各ピン毎にレイテンシ設定の異なる被試験メモリに対しても、複雑な試験プログラムを要せずに信頼性の高いIC試験を実現できる。
【0013】
また、請求項2の発明は、請求項1記載の発明において、
例えば、前記判定データ出力手段と前記補正手段のシフト動作の合計段数は定数となる様に自動補正され、前記定数は前記判定結果データの位相と前記アドレスパターンの位相とが一致するような定数であることを特徴としている。
【0014】
従って、補正手段から出力される判定結果データの出力段数は、被試験メモリのレイテンシ設定に関わらず一定に保たれる。このため、被試験メモリの各ピン毎にレイテンシ設定の異なる場合であっても、容易に判定結果データの不良解析を行うことができる。
【0015】
【発明の実施の形態】
図1〜図3を参照して、本発明に係るIC試験装置1について説明する。
まず、構成を説明する。図1は、本発明を適用した一実施の形態におけるIC試験装置1の機能的構成を示すブロック図である。図1において、IC試験装置1は、制御部2、パターン発生部3、タイミング発生部4、波形生成部5、比較判定部6、記憶部7aを有する不良解析部7より構成される。
【0016】
制御部2は、制御信号Aによりパターン発生部3が発生するパターンの特性及び発生タイミング等を制御する。パターン発生部3は、制御部2から出力される制御信号Aに従って、テストパターンBを生成し波形生成部5へ順次出力する。タイミング発生部4は、制御部2から出力される制御信号Aに従って、タイミングエッジCを波形生成部5へ順次出力する。
【0017】
波形生成部5は、タイミング発生部4から出力されるタイミングエッジCに基づいて、パターン発生部3から出力されるテストパターンBの波形を生成し、モジュレーションパターンDに変換する。また、波形生成部5は、該モジュレーションパターンDを、印加パターンとして被試験メモリWへ出力する。
【0018】
比較判定部6は、図2に示す様に、デバイスパターンEを入力データとし、ストロボエッジFを入力クロックとするフリップフロップ回路であるサンプリング回路6aと、7個のフリップフロップ回路を直列に接続したシフト回路により構成されるレイテンシ回路6bと、排他的論理和ゲートにより構成される論理比較回路6cと、レイテンシ回路6bと同一の回路構成を有するレイテンシ補正回路6dと、を備えて構成される。
【0019】
不良解析部7は、比較判定部6から出力される判定結果データHを、パターン発生部3から出力され、良否判定の対象となるピンのアドレスを特定するアドレスパターンIの入力アドレスと対応付けて、内部の記憶部7aに記憶する。
【0020】
次に、動作を説明する。
まず、制御部2は、パターン発生部3へ制御信号Aを出力する。パターン発生部3は、制御部2から制御信号Aを受信し、テストパターンBを波形生成部5へ順次出力する。同様に、タイミング発生部4は、制御部2から制御信号Aを受信し、タイミングエッジCを波形生成部5へ順次出力する。
【0021】
次に、波形生成部5は、パターン発生部3から出力されたテストパターンBの波形を、所定の条件に従ってタイミング発生部4から出力されたタイミングエッジCにより生成し、モジュレーションパターンDに変換する。波形生成部5は、該モジュレーションパターンDを、印加パターンとして被試験メモリWへ出力する。
【0022】
被試験メモリWは、波形生成部5から印加されたモジュレーションパターンDに従って、被試験メモリWのメモリセル内の書き込み及び読み出し動作を行う。そして、被試験メモリWから読み出されたデバイスパターンEは、比較判定部6へ出力される。
【0023】
比較判定部6は、被試験メモリWから出力されたデバイスパターンEを、タイミング発生部4から出力されるストロボエッジFによりサンプリングする。比較判定部6は、デバイスパターンEと、パターン発生部3から出力される期待パターンGとの論理比較判定を行い、デバイスパターンEと期待パターンGが一致した場合には“パス”、不一致の場合には“フェイル”とする判定結果データHを不良解析部7へ出力する。
【0024】
ここで、図3を参照して、比較判定部6の動作について詳細に説明する。まず、サンプリング回路6aは、ストロボエッジFによりサンプリングされたデバイスパターンEを、次段の論理比較回路6cへ比較データJとして出力する。次に、レイテンシ回路6bは、パターン発生部3から出力された期待パターンGを、予め設定された段数分シフト動作させ、判定データKとして論理比較回路6cへ出力する。
【0025】
例えば、デバイスパターンEが、被試験メモリWからテストレイトを3サイクル越えて出力される場合、パターン発生部3から出力される期待パターンGも、各パターンの位相を合わせるために、3サイクル分シフト動作させる。すなわち、レイテンシ回路6bは、3段シフト動作される様にレイテンシ設定される。
【0026】
また、論理比較回路6cは、上記比較データJと判定データKとの排他的論理和をとることにより、各データの一致または不一致を判定し、一致の場合には“パス”の、不一致の場合には“フェイル”の判定出力データLを出力する。レイテンシ補正回路6dは、論理比較回路6cから出力された判定出力データLを、予め設定された段数分シフト動作させ、判定結果データHとして不良解析部7へ出力する。
【0027】
すなわち、レイテンシ補正回路6dは、常時判定結果データHを7段の出力段数に固定してレイテンシ設定する様に構成されているため、上述の様に、例えば、前段のレイテンシ回路6bで3段シフト動作設定されている場合、7段の出力段数に対して不足している4段分をシフト動作させる様に自動設定される。なお、本実施の形態では、出力段数が7段の場合を例示して説明したが、レイテンシ補正回路6dによれば、これに限らず、常に所定の出力段数に固定して出力できる。
【0028】
この時、1個の被試験メモリWの試験において、レイテンシ回路6bとレイテンシ補正回路6dのシフト動作の合計段数は、定数になる様に一定の関数に基づいて決定される。このため、判定結果データHの出力段数は、レイテンシ設定に関わらず常時一定に保たれる。
【0029】
レイテンシ補正回路6dは、被試験メモリWの他のピンに対しても同様に、レイテンシ回路6bで設定されたレイテンシ設定に対応した自動補正を行う。これにより、不良解析部7へ出力される判定結果データHは、被試験メモリWのピン毎に異なるレイテンシ設定に関わらず、出力段数を一定とすることができる。従って、判定結果データHとアドレスパターンIとの位相のずれが無くなり、被試験メモリWのレイテンシ設定に因らず、安定した判定結果が得られる。その結果、IC試験装置の判定結果の信頼性を向上できる。
【0030】
また、不良解析部7は、比較判定部6から出力された判定結果データHを、パターン発生部3から受信したアドレスパターンIの入力アドレスと対応付けて、記憶部16a内部の所定領域に記憶する。そして、IC試験装置1は、上記制御信号Aの発信から判定結果データHの記憶までの一連の処理を繰り返し実行することにより、被試験メモリWのIC試験を行う。不良解析部7の記憶部7aには、“フェイル”が発生したアドレスが履歴的に記憶されているため、IC試験の実行後に一括して被試験メモリWの不良解析を行うことができる。
【0031】
【発明の効果】
請求項1または3または5に記載の発明によれば、判定結果データの位相をアドレスパターンの位相に合わせて出力することにより、被試験メモリの有する各ピンのレイテンシ設定に対応させてシフト段数を調整できる。その結果、各ピン毎にレイテンシ設定の異なる被試験メモリに対しても、複雑な試験プログラムを要せずに信頼性の高いIC試験を実現できる。
【0032】
請求項2または4記載に記載の発明によれば、請求項1に記載の発明の効果に加えて、補正手段から出力される判定結果データの出力段数は、被試験メモリのレイテンシ設定に関わらず一定に保たれる。このため、被試験メモリの各ピン毎にレイテンシ設定の異なる場合であっても、容易に判定結果データの不良解析を行うことができる。
【図面の簡単な説明】
【図1】本発明を適用した一実施の形態におけるIC試験装置1の機能的構成を示すブロック図である。
【図2】図1の比較判定部6の構成を示すブロック図である。
【図3】図2のレイテンシ補正回路6dの構成を示すブロック図である。
【図4】従来の比較判定部16の構成を示すブロック図である。
【符号の説明】
1 IC試験装置
2 制御部
3 パターン発生部
4 タイミング発生部
5 波形生成部
6 比較判定部
6a サンプリング回路
6b レイテンシ回路
6c 論理比較回路
6d レイテンシ補正回路
7 不良解析部
7a 記憶部
S セレクタ
W 被試験メモリ
Claims (5)
- 被試験メモリを良否判定する際に、当該被試験メモリから比較対象として出力された比較データを出力する比較データ出力手段と、
この比較データ出力手段により出力される比較データの位相に合うように、前記被試験メモリの良否判定基準となる判定データを設定されたシフト段数分遅延させて出力する判定データ出力手段と、
前記比較データと前記判定データを論理比較して、判定結果データを出力する比較判定手段と、
を備えるIC試験装置において、
前記比較判定手段から出力される判定結果データを設定されたシフト段数分遅延させて前記被試験メモリ内のアドレスを特定するアドレスパターンの位相に合うように出力する補正手段を備え、
前記判定データ出力手段及び前記補正手段は、各々シフト段数を調整可能であることを特徴とするIC試験装置。 - 前記判定データ出力手段と前記補正手段のシフト動作の合計段数は定数となる様に自動補正され、該定数は前記判定結果データの位相と前記アドレスパターンの位相とが一致するような定数であることを特徴とする請求項1記載のIC試験装置。
- 被試験メモリを試験して判定結果を出力するIC試験装置の制御方法において、
前記被試験メモリを良否判定する際に、当該被試験メモリから比較対象として出力された比較データを出力する比較データ出力工程と、
この比較データ出力工程にて出力される比較データの位相に合うように、前記被試験メモリの良否判定基準となる判定データを設定されたシフト段数分遅延させて出力する判定データ出力工程と、
前記比較データと前記判定データを論理比較して、判定結果データを出力する比較判定工程と、
前記比較判定工程にて出力される判定結果データを設定されたシフト段数分遅延させて前記被試験メモリ内のアドレスを特定するアドレスパターンの位相に合うように出力する補正工程を含み、
前記判定データ出力工程及び前記補正工程は、各々シフト段数を調整可能であることを特徴とするIC試験装置の制御方法。 - 前記補正工程は、前記判定データ出力工程と前記補正工程のシフト動作の合計段数は定数となる様に自動補正され、前記定数は前記判定結果データの位相と前記アドレスパターンの位相とが一致するような定数であることを特徴とする請求項3記載のIC試験装置の制御方法。
- IC試験装置における試験処理手順を制御するためのコンピュータが実行可能なプログラムを格納した記憶媒体であって、
前記被試験メモリを良否判定する際に、当該被試験メモリから比較対象として出力される比較データを出力するためのプログラムコードと、
出力された比較データの位相に合うように、前記被試験メモリの良否判定基準となる判定データを設定されたシフト段数分遅延させて出力するためのプログラムコードと、
前記比較データと前記判定データを論理比較して、判定結果データを出力するためのプログラムコードと、
出力された判定結果データを設定されたシフト段数分遅延させて、前記被試験メモリ内のアドレスを特定するアドレスパターンの位相に合うように出力するためのプログラムコードと、
前記判定データを遅延させる前記シフト段数及び前記判定結果データを遅延させる前記シフト段数をそれぞれ調整可能とするためのプログラムコードと、
を含むプログラムを格納したことを特徴とする記憶媒体。
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