JP3408482B2 - 集積回路テスターおよび集積回路試験方法 - Google Patents
集積回路テスターおよび集積回路試験方法Info
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- JP3408482B2 JP3408482B2 JP2000025864A JP2000025864A JP3408482B2 JP 3408482 B2 JP3408482 B2 JP 3408482B2 JP 2000025864 A JP2000025864 A JP 2000025864A JP 2000025864 A JP2000025864 A JP 2000025864A JP 3408482 B2 JP3408482 B2 JP 3408482B2
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- integrated circuit
- clock signal
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Description
【０００１】
【発明の属する技術分野】本発明は、ＣＰＵやＤＳＰな
どの集積回路を試験する装置および方法に関するもので
ある。
どの集積回路を試験する装置および方法に関するもので
ある。
【０００２】
【従来の技術】ＣＰＵ（中央処理装置）やＤＳＰ（デジ
タル信号処理装置）などのＬＳＩ（大規模集積回路）
は、製造時にＬＳＩテスターによって正常に動作するか
否かが試験される。ＬＳＩテスターによる試験は、基本
的には、あらかじめ用意した多数のテストパターンデー
タを順次、ＬＳＩに供給し、そのときＬＳＩが各テスト
パターンデータごとに出力するデータを、ＬＳＩが本来
出力すべき正しい期待値データと順次比較することで行
われる。そしてＬＳＩが実際に出力したデータが、１つ
でも対応する期待値データに一致しなかった場合にはＬ
ＳＩは不良であると判定される。なお、上記期待値デー
タは、たとえばＬＳＩの動作をあらかじめシミュレーシ
ョンすることで作成される。
タル信号処理装置）などのＬＳＩ（大規模集積回路）
は、製造時にＬＳＩテスターによって正常に動作するか
否かが試験される。ＬＳＩテスターによる試験は、基本
的には、あらかじめ用意した多数のテストパターンデー
タを順次、ＬＳＩに供給し、そのときＬＳＩが各テスト
パターンデータごとに出力するデータを、ＬＳＩが本来
出力すべき正しい期待値データと順次比較することで行
われる。そしてＬＳＩが実際に出力したデータが、１つ
でも対応する期待値データに一致しなかった場合にはＬ
ＳＩは不良であると判定される。なお、上記期待値デー
タは、たとえばＬＳＩの動作をあらかじめシミュレーシ
ョンすることで作成される。
【０００３】ところで、近年、動画像データなど膨大な
量のデータを扱うべく、より高速のＣＰＵやＤＳＰが要
求されるようになってきている。そのため、これらのＬ
ＳＩでは、外部から与えられる基準クロック信号を、内
部で周波数逓倍してたとえば２００ＭＨｚ以上のより周
波数の高い内部クロック信号を生成し、外部の回路との
間では基準クロック信号に同期してデータを授受する一
方、ＬＳＩ内部では上記内部クロック信号をタイミング
の基準として高速動作する構成が採られている。
量のデータを扱うべく、より高速のＣＰＵやＤＳＰが要
求されるようになってきている。そのため、これらのＬ
ＳＩでは、外部から与えられる基準クロック信号を、内
部で周波数逓倍してたとえば２００ＭＨｚ以上のより周
波数の高い内部クロック信号を生成し、外部の回路との
間では基準クロック信号に同期してデータを授受する一
方、ＬＳＩ内部では上記内部クロック信号をタイミング
の基準として高速動作する構成が採られている。
【０００４】したがって、このような高速動作のＬＳＩ
を試験するために、ＬＳＩテスターとしても、より高速
のものを用いることになる。しかし、現在、基準クロッ
ク信号が４０ＭＨｚ程度の低速のＬＳＩテスターがたと
えば１．５億円程度であるのに対して、基準クロック信
号が１００ＭＨｚ程度の高速テスターでは２億円程度と
きわめて高価である。
を試験するために、ＬＳＩテスターとしても、より高速
のものを用いることになる。しかし、現在、基準クロッ
ク信号が４０ＭＨｚ程度の低速のＬＳＩテスターがたと
えば１．５億円程度であるのに対して、基準クロック信
号が１００ＭＨｚ程度の高速テスターでは２億円程度と
きわめて高価である。
【０００５】そこで、低速のＬＳＩテスターを用いて高
速のＬＳＩを試験できるようにすることにで、製造設備
費用の増大を抑えることが検討され、そのような技術の
一例が特開平０２−１５７６７５号公報に開示されてい
る。図５はこの従来のＬＳＩテスターを示すブロック
図、図６は図５のＬＳＩテスターの動作を示すタイミン
グチャート、図７は同フローチャートである。図５に示
したＬＳＩテスター１０２は、ＬＳＩ１０４を試験する
ものであり、試験制御手段１０６、テストパターンファ
イル装置１０８、パターンメモリー１１０、比較回路１
１２、ならびに基準クロック発生回路１１４、ならびに
ストローブ信号発生回路１１６を含んで構成されてい
る。
速のＬＳＩを試験できるようにすることにで、製造設備
費用の増大を抑えることが検討され、そのような技術の
一例が特開平０２−１５７６７５号公報に開示されてい
る。図５はこの従来のＬＳＩテスターを示すブロック
図、図６は図５のＬＳＩテスターの動作を示すタイミン
グチャート、図７は同フローチャートである。図５に示
したＬＳＩテスター１０２は、ＬＳＩ１０４を試験する
ものであり、試験制御手段１０６、テストパターンファ
イル装置１０８、パターンメモリー１１０、比較回路１
１２、ならびに基準クロック発生回路１１４、ならびに
ストローブ信号発生回路１１６を含んで構成されてい
る。
【０００６】試験制御手段１０６は、不図示のコンピュ
ータを含んで構成され、同コンピュータはテストプログ
ラムファイル装置１０６Ａに格納されたテストプログラ
ムにもとづいて動作し、各部を制御する。試験対象のＬ
ＳＩ１０４は、具体的には、たとえばＣＰＵやＤＳＰで
あり、内部にＰＬＬ回路１１８を含み、このＰＬＬ回路
１１８によって基準クロック発生回路１１４から供給さ
れる基準クロック信号１２０を周波数逓倍して、より周
波数の高い内部クロック信号１２２を生成する。そし
て、外部回路との間のデータの授受は基準クロック信号
１２０に同期して行う一方、内部ではＰＬＬ回路１１８
により生成した内部クロック信号１２２をタイミングの
基準として高速に動作する。
ータを含んで構成され、同コンピュータはテストプログ
ラムファイル装置１０６Ａに格納されたテストプログラ
ムにもとづいて動作し、各部を制御する。試験対象のＬ
ＳＩ１０４は、具体的には、たとえばＣＰＵやＤＳＰで
あり、内部にＰＬＬ回路１１８を含み、このＰＬＬ回路
１１８によって基準クロック発生回路１１４から供給さ
れる基準クロック信号１２０を周波数逓倍して、より周
波数の高い内部クロック信号１２２を生成する。そし
て、外部回路との間のデータの授受は基準クロック信号
１２０に同期して行う一方、内部ではＰＬＬ回路１１８
により生成した内部クロック信号１２２をタイミングの
基準として高速に動作する。
【０００７】テストパターンファイル装置１０８には、
あらかじめ作成された多数のテストパターンデータが格
納されている。パターンメモリー１１０は、試験開始時
に試験制御手段１０６の制御のもとで、テストパターン
ファイル装置１０８からテストパターンデータを取り込
んで保持し、その後、保持したテストパターンデータ１
２４を基準クロック信号１２０に同期して順次、ＬＳＩ
１０４に供給する。
あらかじめ作成された多数のテストパターンデータが格
納されている。パターンメモリー１１０は、試験開始時
に試験制御手段１０６の制御のもとで、テストパターン
ファイル装置１０８からテストパターンデータを取り込
んで保持し、その後、保持したテストパターンデータ１
２４を基準クロック信号１２０に同期して順次、ＬＳＩ
１０４に供給する。
【０００８】パターンメモリー１１０にはまた、試験開
始時に試験制御手段１０６が作成した期待値データが格
納される。期待値データは、パターンメモリー１１０が
保持している各テストパターンデータ１２４をＬＳＩ１
０４に与えたとき、ＬＳＩ１０４が正常に動作した場合
に本来出力すべきデータである。試験制御手段１０６
は、各テストパターンデータごとにＬＳＩ１０４の動作
をシミュレーションすることで、このような期待値デー
タを生成する。
始時に試験制御手段１０６が作成した期待値データが格
納される。期待値データは、パターンメモリー１１０が
保持している各テストパターンデータ１２４をＬＳＩ１
０４に与えたとき、ＬＳＩ１０４が正常に動作した場合
に本来出力すべきデータである。試験制御手段１０６
は、各テストパターンデータごとにＬＳＩ１０４の動作
をシミュレーションすることで、このような期待値デー
タを生成する。
【０００９】ストローブ信号発生回路１１６は、基準ク
ロック信号１２０の各周期ごとにストローブ信号を発生
して比較回路１１２に供給し、比較回路１１２は、スト
ローブ信号が入力されるごとに、パターンメモリー１１
０がＬＳＩ１０４に供給したテストパターンデータ１２
４に対しＬＳＩ１０４が内部動作の結果出力するデータ
と、パターンメモリー１１０が出力する期待値データ１
２５とを比較して２つのデータが一致するか否を判定す
る。
ロック信号１２０の各周期ごとにストローブ信号を発生
して比較回路１１２に供給し、比較回路１１２は、スト
ローブ信号が入力されるごとに、パターンメモリー１１
０がＬＳＩ１０４に供給したテストパターンデータ１２
４に対しＬＳＩ１０４が内部動作の結果出力するデータ
と、パターンメモリー１１０が出力する期待値データ１
２５とを比較して２つのデータが一致するか否を判定す
る。
【００１０】次に、このように構成されたＬＳＩテスタ
ー１０２の動作について図７をも参照しつつ説明する。
試験制御手段１０６は、テストパターンファイル装置１
０８およびパターンメモリー１１０を制御して、テスト
パターンファイル装置１０８が記憶している多数のテス
トパターンデータ１２４をパターンメモリー１１０に保
持させる。また、上記期待値データをパターンメモリー
１１０に格納する。
ー１０２の動作について図７をも参照しつつ説明する。
試験制御手段１０６は、テストパターンファイル装置１
０８およびパターンメモリー１１０を制御して、テスト
パターンファイル装置１０８が記憶している多数のテス
トパターンデータ１２４をパターンメモリー１１０に保
持させる。また、上記期待値データをパターンメモリー
１１０に格納する。
【００１１】試験制御手段１０６はその後、ＬＳＩ１０
４の試験を開始すべく、基準クロック発生回路１１４を
起動して基準クロック信号１２０を発生させ、またスト
ローブ信号発生回路１１６および比較回路１１２をそれ
ぞれ起動する（ステップＳ１００）。基準クロック発生
回路１１４が基準クロック信号１２０を発生すると、Ｌ
ＳＩ１０４内では、ＰＬＬ回路１１８が動作して、基準
クロック発生回路１１４からの基準クロック信号１２０
を周波数逓倍し、より周波数の高い内部クロック信号１
２２を生成する（ステップＳ１０１）。このとき、ＰＬ
Ｌ回路１１８がロックし、基準クロック信号１２０に同
期した内部クロック信号１２２が生成されるまでは、Ｌ
ＳＩ１０４はデータ処理に関する動作は行わない。
４の試験を開始すべく、基準クロック発生回路１１４を
起動して基準クロック信号１２０を発生させ、またスト
ローブ信号発生回路１１６および比較回路１１２をそれ
ぞれ起動する（ステップＳ１００）。基準クロック発生
回路１１４が基準クロック信号１２０を発生すると、Ｌ
ＳＩ１０４内では、ＰＬＬ回路１１８が動作して、基準
クロック発生回路１１４からの基準クロック信号１２０
を周波数逓倍し、より周波数の高い内部クロック信号１
２２を生成する（ステップＳ１０１）。このとき、ＰＬ
Ｌ回路１１８がロックし、基準クロック信号１２０に同
期した内部クロック信号１２２が生成されるまでは、Ｌ
ＳＩ１０４はデータ処理に関する動作は行わない。
【００１２】ＰＬＬ回路１１８がロックすると、ＬＳＩ
１０４は動作を開始し、基準クロック信号１２０に同期
してパターンメモリー１１０より最初のテストパターン
データ１２４が供給されると（ステップＳ１０２）、Ｌ
ＳＩ１０４は内部クロック信号１２２に同期して動作し
（ステップＳ１０３）、供給されたテストパターンデー
タ１２４を処理して対応するデータを生成し、基準クロ
ック信号１２０の次の周期で同データ１０４Ａを出力す
る（ステップＳ１０４）。
１０４は動作を開始し、基準クロック信号１２０に同期
してパターンメモリー１１０より最初のテストパターン
データ１２４が供給されると（ステップＳ１０２）、Ｌ
ＳＩ１０４は内部クロック信号１２２に同期して動作し
（ステップＳ１０３）、供給されたテストパターンデー
タ１２４を処理して対応するデータを生成し、基準クロ
ック信号１２０の次の周期で同データ１０４Ａを出力す
る（ステップＳ１０４）。
【００１３】パターンメモリー１１０はまた、基準クロ
ック信号１２０に同期して各期待値データ１２５を出力
しており、比較回路１１２は、ストローブ信号１１６Ａ
が入力されるごとに、したがって基準クロック信号１２
０の各周期ごとに、パターンメモリー１１０が出力する
期待値データ１２５と、ＬＳＩ１０４が内部動作の結果
出力したデータ１０４Ａとを比較し、２つのデータが一
致するか否かを判定する（ステップＳ１０５）。
ック信号１２０に同期して各期待値データ１２５を出力
しており、比較回路１１２は、ストローブ信号１１６Ａ
が入力されるごとに、したがって基準クロック信号１２
０の各周期ごとに、パターンメモリー１１０が出力する
期待値データ１２５と、ＬＳＩ１０４が内部動作の結果
出力したデータ１０４Ａとを比較し、２つのデータが一
致するか否かを判定する（ステップＳ１０５）。
【００１４】ＬＳＩ１０４が正常に動作しており、この
判定結果がＹｅｓであった場合、試験制御手段１０６
は、パターンメモリー１１０が保持するテストパターン
データ１２４がすべてＬＳＩ１０４に供給され、試験が
終了したか否かを判定する（ステップＳ１０６）。この
判定結果がＮｏなら試験を継続すべく試験制御手段１０
６は各部の動作を継続させ、その結果、ステップ１０２
〜１０６の動作が繰り返される。一方、判定結果がＹｅ
ｓの場合は、試験制御手段１０６は各部の動作を停止さ
せ試験を終了する（ステップＳ１０７）。また、ステッ
プＳ１０５における判定結果がＮｏの場合は、ＬＳＩ１
０４の動作は異常であるため、試験制御手段１０６はス
テップ１０７に進んで試験を終了する。
判定結果がＹｅｓであった場合、試験制御手段１０６
は、パターンメモリー１１０が保持するテストパターン
データ１２４がすべてＬＳＩ１０４に供給され、試験が
終了したか否かを判定する（ステップＳ１０６）。この
判定結果がＮｏなら試験を継続すべく試験制御手段１０
６は各部の動作を継続させ、その結果、ステップ１０２
〜１０６の動作が繰り返される。一方、判定結果がＹｅ
ｓの場合は、試験制御手段１０６は各部の動作を停止さ
せ試験を終了する（ステップＳ１０７）。また、ステッ
プＳ１０５における判定結果がＮｏの場合は、ＬＳＩ１
０４の動作は異常であるため、試験制御手段１０６はス
テップ１０７に進んで試験を終了する。
【００１５】
【発明が解決しようとする課題】しかし、このような従
来のＬＳＩテスター１０２では、ＬＳＩ１０４に供給さ
れる基準クロック信号１２０と、ＬＳＩ１０４が内部で
発生する内部クロック信号１２２とを正確に同期させる
ことが困難であるため、誤作動して、ＬＳＩ１０４が正
常に動作しているにもかかわらず異常と判定してしまう
場合がある。
来のＬＳＩテスター１０２では、ＬＳＩ１０４に供給さ
れる基準クロック信号１２０と、ＬＳＩ１０４が内部で
発生する内部クロック信号１２２とを正確に同期させる
ことが困難であるため、誤作動して、ＬＳＩ１０４が正
常に動作しているにもかかわらず異常と判定してしまう
場合がある。
【００１６】まず、基準クロック信号１２０と内部クロ
ック信号１２２とのズレについて説明する。基準クロッ
ク発生回路１１４が発生する基準クロック信号１２０に
は、わずかではあるがタイミング的なジッタがかならず
含まれている。ＬＳＩ１０４内のＰＬＬ回路１１８はこ
のようなジッタにより基準クロック信号１２０のタイミ
ングが変動した場合、それに追従して内部クロック信号
１２２のタイミングを同期させようとするが、瞬間的に
同期させることはできず、その結果、たとえば基準クロ
ック信号１２０のジッタが前後に１ｎｓ程度の幅で発生
している場合、基準クロック信号１２０と内部クロック
信号１２２とは前後に１ｎｓ程度、タイミングがずれる
ことになる。
ック信号１２２とのズレについて説明する。基準クロッ
ク発生回路１１４が発生する基準クロック信号１２０に
は、わずかではあるがタイミング的なジッタがかならず
含まれている。ＬＳＩ１０４内のＰＬＬ回路１１８はこ
のようなジッタにより基準クロック信号１２０のタイミ
ングが変動した場合、それに追従して内部クロック信号
１２２のタイミングを同期させようとするが、瞬間的に
同期させることはできず、その結果、たとえば基準クロ
ック信号１２０のジッタが前後に１ｎｓ程度の幅で発生
している場合、基準クロック信号１２０と内部クロック
信号１２２とは前後に１ｎｓ程度、タイミングがずれる
ことになる。
【００１７】また、ＬＳＩ１０４、したがってＰＬＬ回
路１１８の性能的なバラツキや、動作時の条件の違いに
より、基準クロック信号１２０と内部クロック信号１２
２との位相関係は変化する。たとえばＰＬＬ回路１１８
を構成するトランジスタのスイッチングスピードが遅く
なるような条件の場合と、逆に速くなるような条件の場
合とでは、基準クロック信号１２０の立ち上がりエッジ
から直近の内部クロック信号１２２の立ち上がりエジま
での遅延時間には数ｎｓ程度の違いが生じる。
路１１８の性能的なバラツキや、動作時の条件の違いに
より、基準クロック信号１２０と内部クロック信号１２
２との位相関係は変化する。たとえばＰＬＬ回路１１８
を構成するトランジスタのスイッチングスピードが遅く
なるような条件の場合と、逆に速くなるような条件の場
合とでは、基準クロック信号１２０の立ち上がりエッジ
から直近の内部クロック信号１２２の立ち上がりエジま
での遅延時間には数ｎｓ程度の違いが生じる。
【００１８】次に、このようなタイミングのズレによ
り、どのようにして誤判定が生じるかについて特に図６
を参照して説明する。図６に示したように、周期Ｐ１で
パターンメモリー１１０が出力するテストパターンデー
タ１２４の値が“１”であったとすると、ＬＳＩ１０４
はこのテストパターンデータ１２４にもとづいて動作
し、処理結果として値がたとえば０ｘ１１１１であるデ
ータを生成する（０ｘは続く数字が１６進数であること
を表す）。ＬＳＩ１０４はこのデータを本来は次の周期
Ｐ２で比較回路１１２に出力することになる。
り、どのようにして誤判定が生じるかについて特に図６
を参照して説明する。図６に示したように、周期Ｐ１で
パターンメモリー１１０が出力するテストパターンデー
タ１２４の値が“１”であったとすると、ＬＳＩ１０４
はこのテストパターンデータ１２４にもとづいて動作
し、処理結果として値がたとえば０ｘ１１１１であるデ
ータを生成する（０ｘは続く数字が１６進数であること
を表す）。ＬＳＩ１０４はこのデータを本来は次の周期
Ｐ２で比較回路１１２に出力することになる。
【００１９】しかし、上述のように基準クロック信号１
２０と内部クロック信号１２２との間のタイミング的な
ズレが大きいと、ＬＳＩ１０４はあくまでも内部クロッ
ク信号１２２に同期して動作するため、周期Ｐ１の開始
タイミングから遅れて動作を開始する場合が生じる。そ
のような場合には、テストパターンデータ１２４に対す
る処理は周期Ｐ１内では完了せず、次の周期Ｐ２で完了
し、したがって、処理結果としての値が０ｘ１１１１で
ある上記データは、図６に示したように周期Ｐ３で比較
回路１１２に出力されることになる。
２０と内部クロック信号１２２との間のタイミング的な
ズレが大きいと、ＬＳＩ１０４はあくまでも内部クロッ
ク信号１２２に同期して動作するため、周期Ｐ１の開始
タイミングから遅れて動作を開始する場合が生じる。そ
のような場合には、テストパターンデータ１２４に対す
る処理は周期Ｐ１内では完了せず、次の周期Ｐ２で完了
し、したがって、処理結果としての値が０ｘ１１１１で
ある上記データは、図６に示したように周期Ｐ３で比較
回路１１２に出力されることになる。
【００２０】ところが、パターンメモリー１１０から
は、このデータに対応する期待値データは、図６に示し
たように、周期Ｐ２で出力されて比較回路１１２に供給
されるので、周期Ｐ２、Ｐ３ではＬＳＩ１０４は正常に
動作しているにもかかわらず比較回路１１２による比較
結果は不一致（Ｆａｉｌ）となってしまう。
は、このデータに対応する期待値データは、図６に示し
たように、周期Ｐ２で出力されて比較回路１１２に供給
されるので、周期Ｐ２、Ｐ３ではＬＳＩ１０４は正常に
動作しているにもかかわらず比較回路１１２による比較
結果は不一致（Ｆａｉｌ）となってしまう。
【００２１】ＬＳＩ１０４に周期Ｐ２以降に供給される
テストパターンデータ１２４に対しても、基準クロック
信号１２０と内部クロック信号１２２とのタイミング的
なずれにより、たとえば周期Ｐ４、Ｐ５で０ｘ２２２
２、０ｘ３３３３のデータをそれぞれ出力すべきところ
を、図６に示したように、周期Ｐ５、Ｐ６で出力したと
すると、ＬＳＩ１０４が正常に動作しているにもかかわ
らず、周期Ｐ４、Ｐ５、Ｐ６における比較結果はすべて
不一致となってしまう。
テストパターンデータ１２４に対しても、基準クロック
信号１２０と内部クロック信号１２２とのタイミング的
なずれにより、たとえば周期Ｐ４、Ｐ５で０ｘ２２２
２、０ｘ３３３３のデータをそれぞれ出力すべきところ
を、図６に示したように、周期Ｐ５、Ｐ６で出力したと
すると、ＬＳＩ１０４が正常に動作しているにもかかわ
らず、周期Ｐ４、Ｐ５、Ｐ６における比較結果はすべて
不一致となってしまう。
【００２２】本発明はこのような問題を解決するために
なされたもので、その目的は、高速で動作する集積回路
の良否を低コストで、かつ誤りなく判定できる集積回路
テスターおよび集積回路試験方法を提供することにあ
る。
なされたもので、その目的は、高速で動作する集積回路
の良否を低コストで、かつ誤りなく判定できる集積回路
テスターおよび集積回路試験方法を提供することにあ
る。
【００２３】
【課題を解決するための手段】本発明は、上記目的を達
成するため、外部から与えられる基準クロック信号に同
期し前記基準クロック信号より周波数が高い内部クロッ
ク信号にもとづいて動作し、かつ前記基準クロック信号
に同期してデータが供給されたとき同データに対応する
データを前記基準クロック信号に同期して出力すると共
にデータを出力したことを表すストローブ信号を出力す
る集積回路を試験する集積回路テスターであって、複数
のテストパターンデータを保持し、保持している前記テ
ストパターンデータを前記基準クロック信号に同期して
順次、前記集積回路に供給するパターンメモリーと、前
記パターンメモリーが前記集積回路に前記テストパター
ンデータを供給し、前記集積回路が同テストパターンデ
ータに対応するデータを出力したとき、前記集積回路が
出力する前記ストローブ信号に同期して、前記集積回路
が出力した前記データを取り込んで保持する結果メモリ
ーと、前記複数のテストパターンデータが前記集積回路
に供給された際に前記集積回路が各テストパターンデー
タごとに本来出力すべき期待値データを保持する期待値
メモリーと、前記結果メモリーが保持する前記データと
前記期待値メモリーが保持するデータとを各メモリーよ
り受け取って比較する比較回路と、前記複数のテストパ
ターンデータにそれぞれ対応して前記集積回路が出力す
る前記データを前記結果メモリーがすべて取り込んで保
持した後、前記結果メモリーおよび前記期待値メモリー
を制御して各メモリーが保持するデータを順次、前記比
較回路に出力させる試験制御手段とを備えたことを特徴
とする。
成するため、外部から与えられる基準クロック信号に同
期し前記基準クロック信号より周波数が高い内部クロッ
ク信号にもとづいて動作し、かつ前記基準クロック信号
に同期してデータが供給されたとき同データに対応する
データを前記基準クロック信号に同期して出力すると共
にデータを出力したことを表すストローブ信号を出力す
る集積回路を試験する集積回路テスターであって、複数
のテストパターンデータを保持し、保持している前記テ
ストパターンデータを前記基準クロック信号に同期して
順次、前記集積回路に供給するパターンメモリーと、前
記パターンメモリーが前記集積回路に前記テストパター
ンデータを供給し、前記集積回路が同テストパターンデ
ータに対応するデータを出力したとき、前記集積回路が
出力する前記ストローブ信号に同期して、前記集積回路
が出力した前記データを取り込んで保持する結果メモリ
ーと、前記複数のテストパターンデータが前記集積回路
に供給された際に前記集積回路が各テストパターンデー
タごとに本来出力すべき期待値データを保持する期待値
メモリーと、前記結果メモリーが保持する前記データと
前記期待値メモリーが保持するデータとを各メモリーよ
り受け取って比較する比較回路と、前記複数のテストパ
ターンデータにそれぞれ対応して前記集積回路が出力す
る前記データを前記結果メモリーがすべて取り込んで保
持した後、前記結果メモリーおよび前記期待値メモリー
を制御して各メモリーが保持するデータを順次、前記比
較回路に出力させる試験制御手段とを備えたことを特徴
とする。
【００２４】また、本発明は、外部から与えられる基準
クロック信号に同期し前記基準クロック信号より周波数
が高い内部クロック信号にもとづいて動作し、かつ前記
基準クロック信号に同期してデータが供給されたとき同
データに対応するデータを前記基準クロック信号に同期
して出力すると共にデータを出力したことを表すストロ
ーブ信号を出力する集積回路を試験する方法であって、
複数のテストパターンデータを前記基準クロック信号に
同期して順次、前記集積回路に供給し、前記集積回路が
各テストパターンデータに対応するデータを出力したと
き、前記集積回路が出力する前記ストローブ信号に同期
して、前記集積回路が出力した前記データを結果メモリ
ーに保持させ、前記複数のテストパターンデータを前記
集積回路に供給した際に前記集積回路が各テストパター
ンデータごとに本来出力すべき期待値データをあらかじ
め期待値メモリーに保持させ、前記複数のテストパター
ンデータにそれぞれ対応して前記集積回路が出力する前
記データをすべて前記結果メモリーに保持させた後、前
記結果メモリーが保持しているデータと前記期待値メモ
リーが保持している期待値データとを順次比較すること
を特徴とする。
クロック信号に同期し前記基準クロック信号より周波数
が高い内部クロック信号にもとづいて動作し、かつ前記
基準クロック信号に同期してデータが供給されたとき同
データに対応するデータを前記基準クロック信号に同期
して出力すると共にデータを出力したことを表すストロ
ーブ信号を出力する集積回路を試験する方法であって、
複数のテストパターンデータを前記基準クロック信号に
同期して順次、前記集積回路に供給し、前記集積回路が
各テストパターンデータに対応するデータを出力したと
き、前記集積回路が出力する前記ストローブ信号に同期
して、前記集積回路が出力した前記データを結果メモリ
ーに保持させ、前記複数のテストパターンデータを前記
集積回路に供給した際に前記集積回路が各テストパター
ンデータごとに本来出力すべき期待値データをあらかじ
め期待値メモリーに保持させ、前記複数のテストパター
ンデータにそれぞれ対応して前記集積回路が出力する前
記データをすべて前記結果メモリーに保持させた後、前
記結果メモリーが保持しているデータと前記期待値メモ
リーが保持している期待値データとを順次比較すること
を特徴とする。
【００２５】本発明の集積回路テスターでは、基準クロ
ック信号に同期してパターンメモリーからテストパター
ンデータが集積回路に供給されると、集積回路は供給さ
れたテストパターンデータにもとづいて動作し、同テス
トパターンデータに対応するデータを出力すると共にス
トローブ信号を出力する。このとき、結果メモリーは、
上記ストローブ信号に同期して、集積回路が出力した上
記データを取り込んで保持する。そして、試験制御手段
は、上記複数のテストパターンデータにそれぞれ対応し
て集積回路が出力するデータを結果メモリーがすべて取
り込んで保持した後、結果メモリーおよび期待値メモリ
ーを制御して各メモリーが保持するデータを順次、比較
回路に出力させる。比較回路は、これら結果メモリーが
保持するデータと期待値メモリーが保持するデータとを
各メモリーより受け取って比較する。
ック信号に同期してパターンメモリーからテストパター
ンデータが集積回路に供給されると、集積回路は供給さ
れたテストパターンデータにもとづいて動作し、同テス
トパターンデータに対応するデータを出力すると共にス
トローブ信号を出力する。このとき、結果メモリーは、
上記ストローブ信号に同期して、集積回路が出力した上
記データを取り込んで保持する。そして、試験制御手段
は、上記複数のテストパターンデータにそれぞれ対応し
て集積回路が出力するデータを結果メモリーがすべて取
り込んで保持した後、結果メモリーおよび期待値メモリ
ーを制御して各メモリーが保持するデータを順次、比較
回路に出力させる。比較回路は、これら結果メモリーが
保持するデータと期待値メモリーが保持するデータとを
各メモリーより受け取って比較する。
【００２６】また、本発明の集積回路試験方法では、複
数のテストパターンデータを基準クロック信号に同期し
て順次、集積回路に供給し、集積回路が各テストパター
ンデータに対応するデータを出力したとき、集積回路が
出力するストローブ信号に同期して、集積回路が出力し
た前記データを結果メモリーに保持させる。そして、複
数のテストパターンデータにそれぞれ対応して集積回路
が出力するデータをすべて結果メモリーに保持させた
後、結果メモリーが保持しているデータと期待値メモリ
ーが保持している期待値データとを順次比較する。
数のテストパターンデータを基準クロック信号に同期し
て順次、集積回路に供給し、集積回路が各テストパター
ンデータに対応するデータを出力したとき、集積回路が
出力するストローブ信号に同期して、集積回路が出力し
た前記データを結果メモリーに保持させる。そして、複
数のテストパターンデータにそれぞれ対応して集積回路
が出力するデータをすべて結果メモリーに保持させた
後、結果メモリーが保持しているデータと期待値メモリ
ーが保持している期待値データとを順次比較する。
【００２７】このように、本発明では、集積回路がスト
ローブ信号を出力したとき、集積回路が出力しているデ
ータを結果メモリーに保持させるので、集積回路が各テ
ストパターンデータにもとづいて動作した結果出力する
データのみがすべて、集積回路が出力した順序で結果メ
モリーに保持される。そして、結果メモリーに保持され
た各データは、集積回路の各テストパターンデータごと
の動作タイミングとは独立に、期待値メモリーが保持す
る対応する期待値データと確実に比較される。
ローブ信号を出力したとき、集積回路が出力しているデ
ータを結果メモリーに保持させるので、集積回路が各テ
ストパターンデータにもとづいて動作した結果出力する
データのみがすべて、集積回路が出力した順序で結果メ
モリーに保持される。そして、結果メモリーに保持され
た各データは、集積回路の各テストパターンデータごと
の動作タイミングとは独立に、期待値メモリーが保持す
る対応する期待値データと確実に比較される。
【００２８】したがって、基準クロック信号と内部クロ
ック信号とのタイミングのズレにより集積回路がデータ
を出力するタイミングが遅れたとしても、集積回路が出
力するデータは、そのデータと比較すべき期待値データ
とかならず比較される。よって、従来のように、集積回
路の出力データが、本来比較すべく期待値データと比較
されないことにより、集積回路が正常に動作しているに
もかかわらず不良と判定してしまうといった問題は発生
しない。そして、テストパターンメモリー、結果メモリ
ー、ならびに期待値メモリーはいずれも基準クロック信
号に同期して動作すればよく、本発明の集積回路テスタ
ーおよび本発明の集積回路試験方法にもとづいて動作す
る集積回路テスターは、従来の低速の集積回路テスター
と同程度の性能水準を備えていればよい。そのため、高
速で動作する集積回路を低コストで試験することができ
る。
ック信号とのタイミングのズレにより集積回路がデータ
を出力するタイミングが遅れたとしても、集積回路が出
力するデータは、そのデータと比較すべき期待値データ
とかならず比較される。よって、従来のように、集積回
路の出力データが、本来比較すべく期待値データと比較
されないことにより、集積回路が正常に動作しているに
もかかわらず不良と判定してしまうといった問題は発生
しない。そして、テストパターンメモリー、結果メモリ
ー、ならびに期待値メモリーはいずれも基準クロック信
号に同期して動作すればよく、本発明の集積回路テスタ
ーおよび本発明の集積回路試験方法にもとづいて動作す
る集積回路テスターは、従来の低速の集積回路テスター
と同程度の性能水準を備えていればよい。そのため、高
速で動作する集積回路を低コストで試験することができ
る。
【００２９】
【発明の実施の形態】次に本発明の実施の形態例につい
て図面を参照して説明する。図１は本発明によるＬＳＩ
テスターの一例を示すブロック図、図２は図１のＬＳＩ
テスターの動作を示すタイミングチャート、図３は同フ
ローチャートである。図中、図５と同一の要素には同一
の符号が付されており、それらに関する説明はここでは
省略する。以下では、これらの図面を参照して本発明に
よる集積回路テスターの一例について説明すると同時に
本発明の集積回路試験方法の実施の形態例について説明
する。
て図面を参照して説明する。図１は本発明によるＬＳＩ
テスターの一例を示すブロック図、図２は図１のＬＳＩ
テスターの動作を示すタイミングチャート、図３は同フ
ローチャートである。図中、図５と同一の要素には同一
の符号が付されており、それらに関する説明はここでは
省略する。以下では、これらの図面を参照して本発明に
よる集積回路テスターの一例について説明すると同時に
本発明の集積回路試験方法の実施の形態例について説明
する。
【００３０】図１に示したＬＳＩテスター２が、図５に
示したＬＳＩテスターと特に異なるのは、期待値メモリ
ー４と結果メモリー６とが追加され、結果メモリー６に
はＬＳＩ１０４が発生するストローブ信号に同期してデ
ータが取り込まれる点と、比較回路１１２が期待値デー
タと、結果メモリー６に保持されたデータとを比較する
点である。
示したＬＳＩテスターと特に異なるのは、期待値メモリ
ー４と結果メモリー６とが追加され、結果メモリー６に
はＬＳＩ１０４が発生するストローブ信号に同期してデ
ータが取り込まれる点と、比較回路１１２が期待値デー
タと、結果メモリー６に保持されたデータとを比較する
点である。
【００３１】詳しく説明すると、期待値メモリー４に
は、試験開始時に期待値データが試験制御手段１０６の
制御のもとで格納される。期待値データは、パターンメ
モリー１１０が保持している各テストパターンデータ１
２４をＬＳＩ１０４に与えたとき、ＬＳＩ１０４が正常
に動作した場合に本来出力すべきデータである。試験制
御手段１０６は、各テストパターンデータ１２４ごとに
ＬＳＩ１０４の動作をシミュレーションすることで、こ
のような期待値データを生成する。
は、試験開始時に期待値データが試験制御手段１０６の
制御のもとで格納される。期待値データは、パターンメ
モリー１１０が保持している各テストパターンデータ１
２４をＬＳＩ１０４に与えたとき、ＬＳＩ１０４が正常
に動作した場合に本来出力すべきデータである。試験制
御手段１０６は、各テストパターンデータ１２４ごとに
ＬＳＩ１０４の動作をシミュレーションすることで、こ
のような期待値データを生成する。
【００３２】ＬＳＩ１０４は、外部から与えられる基準
クロック信号１２０を、ＰＬＬ回路１１８を用いて内部
で周波数逓倍により生成した内部クロック信号１２２に
もとづいて動作する。また、ＬＳＩ１０４は、基準クロ
ック信号１２０に同期してデータが供給されたとき同デ
ータに対応するデータ１０４Ａを基準クロック信号１２
０に同期して出力すると共にデータを出力したことを表
すストローブ信号８を出力する。
クロック信号１２０を、ＰＬＬ回路１１８を用いて内部
で周波数逓倍により生成した内部クロック信号１２２に
もとづいて動作する。また、ＬＳＩ１０４は、基準クロ
ック信号１２０に同期してデータが供給されたとき同デ
ータに対応するデータ１０４Ａを基準クロック信号１２
０に同期して出力すると共にデータを出力したことを表
すストローブ信号８を出力する。
【００３３】結果メモリー６は、パターンメモリー１１
０がＬＳＩ１０４にテストパターンデータ１２４を供給
し、ＬＳＩ１０４が同テストパターンデータに対応する
データを出力したとき、ＬＳＩ１０４が出力するストロ
ーブ信号８に同期して、ＬＳＩ１０４が出力したデータ
１０４Ａを取り込んで保持する。
０がＬＳＩ１０４にテストパターンデータ１２４を供給
し、ＬＳＩ１０４が同テストパターンデータに対応する
データを出力したとき、ＬＳＩ１０４が出力するストロ
ーブ信号８に同期して、ＬＳＩ１０４が出力したデータ
１０４Ａを取り込んで保持する。
【００３４】次に、このように構成されたＬＳＩテスタ
ー２の動作について図２、図３をも参照しつつ説明す
る。試験制御手段１０６はまず、テストパターンファイ
ル装置１０８およびパターンメモリー１１０を制御し
て、テストパターンファイル装置１０８が記憶している
多数のテストパターンデータをテストパターンファイル
装置１０８からパターンメモリー１１０に出力させ、パ
ターンメモリー１１０に保持させる。また、試験制御手
段１０６は、期待値データを作成して期待値メモリー４
に格納する。
ー２の動作について図２、図３をも参照しつつ説明す
る。試験制御手段１０６はまず、テストパターンファイ
ル装置１０８およびパターンメモリー１１０を制御し
て、テストパターンファイル装置１０８が記憶している
多数のテストパターンデータをテストパターンファイル
装置１０８からパターンメモリー１１０に出力させ、パ
ターンメモリー１１０に保持させる。また、試験制御手
段１０６は、期待値データを作成して期待値メモリー４
に格納する。
【００３５】試験制御手段１０６はその後、ＬＳＩ１０
４の試験を開始すべく、基準クロック発生回路１１４を
起動して基準クロック信号１２０を発生させる（ステッ
プＳ１０）。基準クロック発生回路１１４が基準クロッ
ク信号１２０を発生すると、ＬＳＩ１０４内では、ＰＬ
Ｌ回路１１８が動作して、基準クロック発生回路１１４
からの基準クロック信号１２０を周波数逓倍し、より周
波数の高い内部クロック信号１２２を生成する（ステッ
プＳ１１）。このとき、ＰＬＬ回路１１８がロックし、
基準クロック信号１２０に同期した内部クロック信号１
２２が生成されるまでは、ＬＳＩ１０４はデータ処理に
関する動作は行わない。
４の試験を開始すべく、基準クロック発生回路１１４を
起動して基準クロック信号１２０を発生させる（ステッ
プＳ１０）。基準クロック発生回路１１４が基準クロッ
ク信号１２０を発生すると、ＬＳＩ１０４内では、ＰＬ
Ｌ回路１１８が動作して、基準クロック発生回路１１４
からの基準クロック信号１２０を周波数逓倍し、より周
波数の高い内部クロック信号１２２を生成する（ステッ
プＳ１１）。このとき、ＰＬＬ回路１１８がロックし、
基準クロック信号１２０に同期した内部クロック信号１
２２が生成されるまでは、ＬＳＩ１０４はデータ処理に
関する動作は行わない。
【００３６】ＰＬＬ回路１１８がロックすると、ＬＳＩ
１０４は動作を開始し、基準クロック信号１２０の周期
Ｐ１でパターンメモリー１１０より最初のテストパター
ンデータ１２４としてたとえば“１”が供給されると
（ステップＳ１２）、ＬＳＩ１０４は内部クロック信号
１２２に同期して動作し、供給されたテストパターンデ
ータ１２４を処理して対応するデータとしてたとえば０
ｘ１１１１を生成する（ステップＳ１３）。ＬＳＩ１０
４はこのデータを基準クロック信号１２０のたとえば周
期Ｐ３で出力する（ステップＳ１４）。
１０４は動作を開始し、基準クロック信号１２０の周期
Ｐ１でパターンメモリー１１０より最初のテストパター
ンデータ１２４としてたとえば“１”が供給されると
（ステップＳ１２）、ＬＳＩ１０４は内部クロック信号
１２２に同期して動作し、供給されたテストパターンデ
ータ１２４を処理して対応するデータとしてたとえば０
ｘ１１１１を生成する（ステップＳ１３）。ＬＳＩ１０
４はこのデータを基準クロック信号１２０のたとえば周
期Ｐ３で出力する（ステップＳ１４）。
【００３７】ＬＳＩ１０４はまた、データを出力したこ
とから、この周期Ｐ３でハイレベルのストローブ信号８
を出力する。その結果、結果メモリー６はＬＳＩ１０４
が周期Ｐ３で出力したデータをたとえば基準クロック信
号１２０の周期３における立ち下りエッジのタイミング
で取り込んで保持する。
とから、この周期Ｐ３でハイレベルのストローブ信号８
を出力する。その結果、結果メモリー６はＬＳＩ１０４
が周期Ｐ３で出力したデータをたとえば基準クロック信
号１２０の周期３における立ち下りエッジのタイミング
で取り込んで保持する。
【００３８】試験制御手段１０６はここでパターンメモ
リー１１０からすべてのテストパターンデータ１２４が
ＬＳＩ１０４に供給されたかどうかにより試験が終了し
たか否かを判定する（ステップＳ１５）。この段階では
試験はまだ終了していないので判定結果はＮｏとなり、
動作はステップＳ１２に戻り、ステップＳ１２〜Ｓ１５
が繰り返される。
リー１１０からすべてのテストパターンデータ１２４が
ＬＳＩ１０４に供給されたかどうかにより試験が終了し
たか否かを判定する（ステップＳ１５）。この段階では
試験はまだ終了していないので判定結果はＮｏとなり、
動作はステップＳ１２に戻り、ステップＳ１２〜Ｓ１５
が繰り返される。
【００３９】すなわち、パターンメモリー１１０から次
のテストパターンデータ１２４がＬＳＩ１０４に供給さ
れ、ＬＳＩ１０４は新たなテストパターンデータ１２４
にもとづいて動作し（ステップＳ１３）、たとえば０Ｘ
２２２２なるデータを生成して基準クロック信号１２０
の周期Ｐ５で出力する（ステップＳ１４）。つづいて、
次のテストパターンデータ１２４がＬＳＩ１０４に供給
され、ＬＳＩ１０４は新たなテストパターンデータ１２
４にもとづいて動作し、たとえば０Ｘ３３３なるデータ
を生成して周期Ｐ６で出力する。これらの出力データ
も、ＬＳＩ１０４がその都度、同時にストローブ信号８
を出力することから、結果メモリー６に取り込まれ保持
される。
のテストパターンデータ１２４がＬＳＩ１０４に供給さ
れ、ＬＳＩ１０４は新たなテストパターンデータ１２４
にもとづいて動作し（ステップＳ１３）、たとえば０Ｘ
２２２２なるデータを生成して基準クロック信号１２０
の周期Ｐ５で出力する（ステップＳ１４）。つづいて、
次のテストパターンデータ１２４がＬＳＩ１０４に供給
され、ＬＳＩ１０４は新たなテストパターンデータ１２
４にもとづいて動作し、たとえば０Ｘ３３３なるデータ
を生成して周期Ｐ６で出力する。これらの出力データ
も、ＬＳＩ１０４がその都度、同時にストローブ信号８
を出力することから、結果メモリー６に取り込まれ保持
される。
【００４０】ここで、仮にパターンメモリー１１０が保
持するすべてのテストパターンデータ１２４がＬＳＩ１
０４に供給されたものとするとステップＳ１５における
判定結果はＹｅｓとなるため、試験制御手段１０６はパ
ターンメモリー１１０からＬＳＩ１０４へのデータ供給
を停止させる一方、比較回路１１２を起動すると共に、
期待値メモリー４および結果メモリー６を制御して、各
メモリーが保持するデータを基準クロック信号１２０に
同期して順次、比較回路１１２に出力させる。
持するすべてのテストパターンデータ１２４がＬＳＩ１
０４に供給されたものとするとステップＳ１５における
判定結果はＹｅｓとなるため、試験制御手段１０６はパ
ターンメモリー１１０からＬＳＩ１０４へのデータ供給
を停止させる一方、比較回路１１２を起動すると共に、
期待値メモリー４および結果メモリー６を制御して、各
メモリーが保持するデータを基準クロック信号１２０に
同期して順次、比較回路１１２に出力させる。
【００４１】期待値メモリー４には試験制御手段１０６
により、図２に示したように、ＬＳＩ１０４が正常に動
作している場合にＬＳＩ１０４が本来出力すべき期待値
データとして０Ｘ１１１１、０Ｘ２２２２、０Ｘ３３３
３が、ＬＳＩ１０４が出力する順番と同じ順番で格納さ
れている。
により、図２に示したように、ＬＳＩ１０４が正常に動
作している場合にＬＳＩ１０４が本来出力すべき期待値
データとして０Ｘ１１１１、０Ｘ２２２２、０Ｘ３３３
３が、ＬＳＩ１０４が出力する順番と同じ順番で格納さ
れている。
【００４２】したがって、結果メモリー６がＬＳＩ１０
４から受け取って保持している０Ｘ１１１１、０Ｘ２２
２２、０Ｘ３３３３なるデータが、結果メモリー６から
この順番（保持した順番）で基準クロック信号１２０に
同期して出力されるとき、期待値メモリー４からも同じ
データ１２５が同じ順番で出力される。
４から受け取って保持している０Ｘ１１１１、０Ｘ２２
２２、０Ｘ３３３３なるデータが、結果メモリー６から
この順番（保持した順番）で基準クロック信号１２０に
同期して出力されるとき、期待値メモリー４からも同じ
データ１２５が同じ順番で出力される。
【００４３】比較回路１１２は、これらのデータを基準
クロック信号１２０の各周期ごとに順次受け取って比較
する（ステップＳ１６）。そして、この場合にはいずれ
の場合も比較結果はＹｅｓとなるので、ＬＳＩ１０４は
正常であると判定して試験を終了することになる（ステ
ップＳ１７）。もし、この比較において、結果メモリー
６からのデータが１つでも期待値データ１２５に一致し
なかった場合にはステップＳ１６で判定結果はＮｏとな
り、その段階で、ＬＳＩ１０４の動作は異常であると判
定して試験を終了することになる（ステップＳ１７）。
クロック信号１２０の各周期ごとに順次受け取って比較
する（ステップＳ１６）。そして、この場合にはいずれ
の場合も比較結果はＹｅｓとなるので、ＬＳＩ１０４は
正常であると判定して試験を終了することになる（ステ
ップＳ１７）。もし、この比較において、結果メモリー
６からのデータが１つでも期待値データ１２５に一致し
なかった場合にはステップＳ１６で判定結果はＮｏとな
り、その段階で、ＬＳＩ１０４の動作は異常であると判
定して試験を終了することになる（ステップＳ１７）。
【００４４】このように、本実施の形態例では、ＬＳＩ
１０４がストローブ信号８を出力したとき、ＬＳＩ１０
４が出力しているデータ１０４Ａを結果メモリー６に保
持させるので、ＬＳＩ１０４が各テストパターンデータ
１２４にもとづいて動作した結果出力するデータのみが
すべて、ＬＳＩ１０４が出力した順序で結果メモリー６
に保持される。そして、結果メモリー６に保持された各
データは、ＬＳＩ１０４の各テストパターンデータ１２
４ごとの動作タイミングとは無関係に、期待値メモリー
４が保持する対応する期待値データと確実に比較され
る。
１０４がストローブ信号８を出力したとき、ＬＳＩ１０
４が出力しているデータ１０４Ａを結果メモリー６に保
持させるので、ＬＳＩ１０４が各テストパターンデータ
１２４にもとづいて動作した結果出力するデータのみが
すべて、ＬＳＩ１０４が出力した順序で結果メモリー６
に保持される。そして、結果メモリー６に保持された各
データは、ＬＳＩ１０４の各テストパターンデータ１２
４ごとの動作タイミングとは無関係に、期待値メモリー
４が保持する対応する期待値データと確実に比較され
る。
【００４５】したがって、基準クロック信号１２０と内
部クロック信号１２２とのタイミングのズレによりＬＳ
Ｉ１０４がデータを出力するタイミングが遅れたとして
も、ＬＳＩ１０４が出力するデータは、そのデータと比
較すべき期待値データとかならず比較される。よって、
従来のように、ＬＳＩ１０４の出力データが、本来比較
すべく期待値データと比較されないことにより、ＬＳＩ
１０４が正常に動作しているにもかかわらず不良と判定
してしまうといった問題は発生しない。
部クロック信号１２２とのタイミングのズレによりＬＳ
Ｉ１０４がデータを出力するタイミングが遅れたとして
も、ＬＳＩ１０４が出力するデータは、そのデータと比
較すべき期待値データとかならず比較される。よって、
従来のように、ＬＳＩ１０４の出力データが、本来比較
すべく期待値データと比較されないことにより、ＬＳＩ
１０４が正常に動作しているにもかかわらず不良と判定
してしまうといった問題は発生しない。
【００４６】そして、テストパターンメモリー、結果メ
モリー６、ならびに期待値メモリー４はいずれも基準ク
ロック信号１２０に同期して動作すればよく、ＬＳＩテ
スター２は、従来の低速の集積回路テスターと同程度の
性能水準を備えていればよい。そのため、高速で動作す
るＬＳＩ１０４を低コストで試験することができる。
モリー６、ならびに期待値メモリー４はいずれも基準ク
ロック信号１２０に同期して動作すればよく、ＬＳＩテ
スター２は、従来の低速の集積回路テスターと同程度の
性能水準を備えていればよい。そのため、高速で動作す
るＬＳＩ１０４を低コストで試験することができる。
【００４７】また、従来の基準クロック信号１２０と内
部クロック信号１２２とのタイミングのズレの問題は、
内部クロック信号１２２の周波数を基準クロック信号１
２０と同程度に下げることでジッタなどの影響が無視で
きるようにして回避することができる。しかし、その場
合にはＬＳＩ１０４の動作速度は大幅に低下し、ＬＳＩ
１０４の試験に長時間を要する結果となる。これに対し
て、本発明では、高速のＬＳＩ１０４はそのまま高速に
動作させるので、短時間で試験を終了できる。たとえ
ば、内部クロック信号１２２の周波数が基準クロック信
号１２０の８倍であるとし、内部クロック信号１２２の
周波数を基準クロック信号１２０と同じ周波数にして試
験を行っていたとすると、本実施の形態例では内部クロ
ック信号１２２の周波数はそのままで良いため、試験に
要する時間は１／８で済むことになる。
部クロック信号１２２とのタイミングのズレの問題は、
内部クロック信号１２２の周波数を基準クロック信号１
２０と同程度に下げることでジッタなどの影響が無視で
きるようにして回避することができる。しかし、その場
合にはＬＳＩ１０４の動作速度は大幅に低下し、ＬＳＩ
１０４の試験に長時間を要する結果となる。これに対し
て、本発明では、高速のＬＳＩ１０４はそのまま高速に
動作させるので、短時間で試験を終了できる。たとえ
ば、内部クロック信号１２２の周波数が基準クロック信
号１２０の８倍であるとし、内部クロック信号１２２の
周波数を基準クロック信号１２０と同じ周波数にして試
験を行っていたとすると、本実施の形態例では内部クロ
ック信号１２２の周波数はそのままで良いため、試験に
要する時間は１／８で済むことになる。
【００４８】さらに、従来は基準クロック信号１２０に
同期してテストパターンデータ１２４をＬＳＩ１０４に
供給し、その結果としてＬＳＩ１０４が出力するデータ
を同じく基準クロック信号１２０に同期して期待値デー
タと比較していたため、たとえば割り込み処理などのよ
うな非同期の処理を行う回路をＬＳＩテスターにより試
験することはできなかった。しかし、本発明では、ＬＳ
Ｉ１０４が非同期的にデータを出力したとしても、各デ
ータはＬＳＩ１０４がストローブ信号８を出力したタイ
ミングで、そしてＬＳＩ１０４がデータを出力する順番
で確実に結果メモリー６に保持される。したがって本実
施の形態例では非同期処理を行うＬＳＩの試験も可能で
ある。なお、本実施の形態例では説明のため、テストパ
ターンデータ１２４の数は３であるとしたが、実際のＬ
ＳＩの試験では通常、多量のテストパターンデータ１２
４が用いられる。
同期してテストパターンデータ１２４をＬＳＩ１０４に
供給し、その結果としてＬＳＩ１０４が出力するデータ
を同じく基準クロック信号１２０に同期して期待値デー
タと比較していたため、たとえば割り込み処理などのよ
うな非同期の処理を行う回路をＬＳＩテスターにより試
験することはできなかった。しかし、本発明では、ＬＳ
Ｉ１０４が非同期的にデータを出力したとしても、各デ
ータはＬＳＩ１０４がストローブ信号８を出力したタイ
ミングで、そしてＬＳＩ１０４がデータを出力する順番
で確実に結果メモリー６に保持される。したがって本実
施の形態例では非同期処理を行うＬＳＩの試験も可能で
ある。なお、本実施の形態例では説明のため、テストパ
ターンデータ１２４の数は３であるとしたが、実際のＬ
ＳＩの試験では通常、多量のテストパターンデータ１２
４が用いられる。
【００４９】次に本発明の第２の実施の形態例について
説明する。図４は第２の実施の形態例のＬＳＩテスター
１０を示すブロック図である。図４に示した第２の実施
の形態例のＬＳＩテスター１０が上記ＬＳＩテスター２
と異なるのは、図４に示したように、パターンメモリー
１１０、結果メモリー６、ならびに期待値メモリー４が
すべて同一の記憶装置における異なる記憶領域により構
成されている点である。
説明する。図４は第２の実施の形態例のＬＳＩテスター
１０を示すブロック図である。図４に示した第２の実施
の形態例のＬＳＩテスター１０が上記ＬＳＩテスター２
と異なるのは、図４に示したように、パターンメモリー
１１０、結果メモリー６、ならびに期待値メモリー４が
すべて同一の記憶装置における異なる記憶領域により構
成されている点である。
【００５０】したがって、第２の実施の形態例のＬＳＩ
テスター１０では、専用の期待値メモリー４および結果
メモリー６を設ける必要がなく、メモリ資源の共有化に
より専用メモリーを追加することに伴うコストアップを
回避できる。なお、記憶装置１２としては、具体的には
従来パターンメモリーとして用いていたものを用いるこ
とができ、その記憶領域を３分割し、各記憶領域を上記
３つのメモリーとして使用することができる。また、上
記３つのメモリーのうち２つを同一の記憶装置で構成す
ることも可能であり、その場合にもコスト削減が可能で
ある。
テスター１０では、専用の期待値メモリー４および結果
メモリー６を設ける必要がなく、メモリ資源の共有化に
より専用メモリーを追加することに伴うコストアップを
回避できる。なお、記憶装置１２としては、具体的には
従来パターンメモリーとして用いていたものを用いるこ
とができ、その記憶領域を３分割し、各記憶領域を上記
３つのメモリーとして使用することができる。また、上
記３つのメモリーのうち２つを同一の記憶装置で構成す
ることも可能であり、その場合にもコスト削減が可能で
ある。
【００５１】
【発明の効果】以上説明したように本発明は、外部から
与えられる基準クロック信号に同期し前記基準クロック
信号より周波数が高い内部クロック信号にもとづいて動
作し、かつ前記基準クロック信号に同期してデータが供
給されたとき同データに対応するデータを前記基準クロ
ック信号に同期して出力すると共にデータを出力したこ
とを表すストローブ信号を出力する集積回路を試験する
集積回路テスターであって、複数のテストパターンデー
タを保持し、保持している前記テストパターンデータを
前記基準クロック信号に同期して順次、前記集積回路に
供給するパターンメモリーと、前記パターンメモリーが
前記集積回路に前記テストパターンデータを供給し、前
記集積回路が同テストパターンデータに対応するデータ
を出力したとき、前記集積回路が出力する前記ストロー
ブ信号に同期して、前記集積回路が出力した前記データ
を取り込んで保持する結果メモリーと、前記複数のテス
トパターンデータが前記集積回路に供給された際に前記
集積回路が各テストパターンデータごとに本来出力すべ
き期待値データを保持する期待値メモリーと、前記結果
メモリーが保持する前記データと前記期待値メモリーが
保持するデータとを各メモリーより受け取って比較する
比較回路と、前記複数のテストパターンデータにそれぞ
れ対応して前記集積回路が出力する前記データを前記結
果メモリーがすべて取り込んで保持した後、前記結果メ
モリーおよび前記期待値メモリーを制御して各メモリー
が保持するデータを順次、前記比較回路に出力させる試
験制御手段とを備えたことを特徴とする。
与えられる基準クロック信号に同期し前記基準クロック
信号より周波数が高い内部クロック信号にもとづいて動
作し、かつ前記基準クロック信号に同期してデータが供
給されたとき同データに対応するデータを前記基準クロ
ック信号に同期して出力すると共にデータを出力したこ
とを表すストローブ信号を出力する集積回路を試験する
集積回路テスターであって、複数のテストパターンデー
タを保持し、保持している前記テストパターンデータを
前記基準クロック信号に同期して順次、前記集積回路に
供給するパターンメモリーと、前記パターンメモリーが
前記集積回路に前記テストパターンデータを供給し、前
記集積回路が同テストパターンデータに対応するデータ
を出力したとき、前記集積回路が出力する前記ストロー
ブ信号に同期して、前記集積回路が出力した前記データ
を取り込んで保持する結果メモリーと、前記複数のテス
トパターンデータが前記集積回路に供給された際に前記
集積回路が各テストパターンデータごとに本来出力すべ
き期待値データを保持する期待値メモリーと、前記結果
メモリーが保持する前記データと前記期待値メモリーが
保持するデータとを各メモリーより受け取って比較する
比較回路と、前記複数のテストパターンデータにそれぞ
れ対応して前記集積回路が出力する前記データを前記結
果メモリーがすべて取り込んで保持した後、前記結果メ
モリーおよび前記期待値メモリーを制御して各メモリー
が保持するデータを順次、前記比較回路に出力させる試
験制御手段とを備えたことを特徴とする。
【００５２】また、本発明は、外部から与えられる基準
クロック信号に同期し前記基準クロック信号より周波数
が高い内部クロック信号にもとづいて動作し、かつ前記
基準クロック信号に同期してデータが供給されたとき同
データに対応するデータを前記基準クロック信号に同期
して出力すると共にデータを出力したことを表すストロ
ーブ信号を出力する集積回路を試験する方法であって、
複数のテストパターンデータを前記基準クロック信号に
同期して順次、前記集積回路に供給し、前記集積回路が
各テストパターンデータに対応するデータを出力したと
き、前記集積回路が出力する前記ストローブ信号に同期
して、前記集積回路が出力した前記データを結果メモリ
ーに保持させ、前記複数のテストパターンデータを前記
集積回路に供給した際に前記集積回路が各テストパター
ンデータごとに本来出力すべき期待値データをあらかじ
め期待値メモリーに保持させ、前記複数のテストパター
ンデータにそれぞれ対応して前記集積回路が出力する前
記データをすべて前記結果メモリーに保持させた後、前
記結果メモリーが保持しているデータと前記期待値メモ
リーが保持している期待値データとを順次比較すること
を特徴とする。
クロック信号に同期し前記基準クロック信号より周波数
が高い内部クロック信号にもとづいて動作し、かつ前記
基準クロック信号に同期してデータが供給されたとき同
データに対応するデータを前記基準クロック信号に同期
して出力すると共にデータを出力したことを表すストロ
ーブ信号を出力する集積回路を試験する方法であって、
複数のテストパターンデータを前記基準クロック信号に
同期して順次、前記集積回路に供給し、前記集積回路が
各テストパターンデータに対応するデータを出力したと
き、前記集積回路が出力する前記ストローブ信号に同期
して、前記集積回路が出力した前記データを結果メモリ
ーに保持させ、前記複数のテストパターンデータを前記
集積回路に供給した際に前記集積回路が各テストパター
ンデータごとに本来出力すべき期待値データをあらかじ
め期待値メモリーに保持させ、前記複数のテストパター
ンデータにそれぞれ対応して前記集積回路が出力する前
記データをすべて前記結果メモリーに保持させた後、前
記結果メモリーが保持しているデータと前記期待値メモ
リーが保持している期待値データとを順次比較すること
を特徴とする。
【００５３】本発明の集積回路テスターでは、基準クロ
ック信号に同期してパターンメモリーからテストパター
ンデータが集積回路に供給されると、集積回路は供給さ
れたテストパターンデータにもとづいて動作し、同テス
トパターンデータに対応するデータを出力すると共にス
トローブ信号を出力する。このとき、結果メモリーは、
上記ストローブ信号に同期して、集積回路が出力した上
記データを取り込んで保持する。そして、試験制御手段
は、上記複数のテストパターンデータにそれぞれ対応し
て集積回路が出力するデータを結果メモリーがすべて取
り込んで保持した後、結果メモリーおよび期待値メモリ
ーを制御して各メモリーが保持するデータを順次、比較
回路に出力させる。比較回路は、これら結果メモリーが
保持するデータと期待値メモリーが保持するデータとを
各メモリーより受け取って比較する。
ック信号に同期してパターンメモリーからテストパター
ンデータが集積回路に供給されると、集積回路は供給さ
れたテストパターンデータにもとづいて動作し、同テス
トパターンデータに対応するデータを出力すると共にス
トローブ信号を出力する。このとき、結果メモリーは、
上記ストローブ信号に同期して、集積回路が出力した上
記データを取り込んで保持する。そして、試験制御手段
は、上記複数のテストパターンデータにそれぞれ対応し
て集積回路が出力するデータを結果メモリーがすべて取
り込んで保持した後、結果メモリーおよび期待値メモリ
ーを制御して各メモリーが保持するデータを順次、比較
回路に出力させる。比較回路は、これら結果メモリーが
保持するデータと期待値メモリーが保持するデータとを
各メモリーより受け取って比較する。
【００５４】また、本発明の集積回路試験方法では、複
数のテストパターンデータを基準クロック信号に同期し
て順次、集積回路に供給し、集積回路が各テストパター
ンデータに対応するデータを出力したとき、集積回路が
出力するストローブ信号に同期して、集積回路が出力し
た前記データを結果メモリーに保持させる。そして、複
数のテストパターンデータにそれぞれ対応して集積回路
が出力するデータをすべて結果メモリーに保持させた
後、結果メモリーが保持しているデータと期待値メモリ
ーが保持している期待値データとを順次比較する。
数のテストパターンデータを基準クロック信号に同期し
て順次、集積回路に供給し、集積回路が各テストパター
ンデータに対応するデータを出力したとき、集積回路が
出力するストローブ信号に同期して、集積回路が出力し
た前記データを結果メモリーに保持させる。そして、複
数のテストパターンデータにそれぞれ対応して集積回路
が出力するデータをすべて結果メモリーに保持させた
後、結果メモリーが保持しているデータと期待値メモリ
ーが保持している期待値データとを順次比較する。
【００５５】このように、本発明では、集積回路がスト
ローブ信号を出力したとき、集積回路が出力しているデ
ータを結果メモリーに保持させるので、集積回路が各テ
ストパターンデータにもとづいて動作した結果出力する
データのみがすべて、集積回路が出力した順序で結果メ
モリーに保持される。そして、結果メモリーに保持され
た各データは、集積回路の各テストパターンデータごと
の動作タイミングとは独立に、期待値メモリーが保持す
る対応する期待値データと確実に比較される。
ローブ信号を出力したとき、集積回路が出力しているデ
ータを結果メモリーに保持させるので、集積回路が各テ
ストパターンデータにもとづいて動作した結果出力する
データのみがすべて、集積回路が出力した順序で結果メ
モリーに保持される。そして、結果メモリーに保持され
た各データは、集積回路の各テストパターンデータごと
の動作タイミングとは独立に、期待値メモリーが保持す
る対応する期待値データと確実に比較される。
【００５６】したがって、基準クロック信号と内部クロ
ック信号とのタイミングのズレにより集積回路がデータ
を出力するタイミングが遅れたとしても、集積回路が出
力するデータは、そのデータと比較すべき期待値データ
とかならず比較される。よって、従来のように、集積回
路の出力データが、本来比較すべく期待値データと比較
されないことにより、集積回路が正常に動作しているに
もかかわらず不良と判定してしまうといった問題は発生
しない。そして、テストパターンメモリー、結果メモリ
ー、ならびに期待値メモリーはいずれも基準クロック信
号に同期して動作すればよく、本発明の集積回路テスタ
ーおよび本発明の集積回路試験方法にもとづいて動作す
る集積回路テスターは、従来の低速の集積回路テスター
と同程度の性能水準を備えていればよい。そのため、高
速で動作する集積回路を低コストで試験することができ
る。
ック信号とのタイミングのズレにより集積回路がデータ
を出力するタイミングが遅れたとしても、集積回路が出
力するデータは、そのデータと比較すべき期待値データ
とかならず比較される。よって、従来のように、集積回
路の出力データが、本来比較すべく期待値データと比較
されないことにより、集積回路が正常に動作しているに
もかかわらず不良と判定してしまうといった問題は発生
しない。そして、テストパターンメモリー、結果メモリ
ー、ならびに期待値メモリーはいずれも基準クロック信
号に同期して動作すればよく、本発明の集積回路テスタ
ーおよび本発明の集積回路試験方法にもとづいて動作す
る集積回路テスターは、従来の低速の集積回路テスター
と同程度の性能水準を備えていればよい。そのため、高
速で動作する集積回路を低コストで試験することができ
る。
【００５７】また、従来の基準クロック信号と内部クロ
ック信号とのタイミングのズレの問題は、内部クロック
信号の周波数を基準クロック信号と同程度に下げること
でジッタなどの影響が無視できるようにして回避するこ
とができる。しかし、その場合には集積回路の動作速度
は大幅に低下し、集積回路の試験に長時間を要する結果
となる。これに対して、本発明では、高速の集積回路は
そのまま高速に動作させるので、短時間で試験を終了で
きる。
ック信号とのタイミングのズレの問題は、内部クロック
信号の周波数を基準クロック信号と同程度に下げること
でジッタなどの影響が無視できるようにして回避するこ
とができる。しかし、その場合には集積回路の動作速度
は大幅に低下し、集積回路の試験に長時間を要する結果
となる。これに対して、本発明では、高速の集積回路は
そのまま高速に動作させるので、短時間で試験を終了で
きる。
【００５８】さらに、従来は基準クロック信号に同期し
てテストパターンデータを集積回路に供給し、その結果
として集積回路が出力するデータを同じく基準クロック
信号に同期して期待値データと比較していたため、たと
えば割り込み処理などのような非同期の処理を行う回路
をＬＳＩテスターにより試験することはできなかった。
しかし、本発明では、集積回路が非同期的にデータを出
力したとしても、各データは集積回路がストローブ信号
を出力したタイミングで、そして集積回路がデータを出
力する順番で確実に結果メモリーに保持される。したが
って本発明では非同期処理を行う集積回路の試験も可能
である。
てテストパターンデータを集積回路に供給し、その結果
として集積回路が出力するデータを同じく基準クロック
信号に同期して期待値データと比較していたため、たと
えば割り込み処理などのような非同期の処理を行う回路
をＬＳＩテスターにより試験することはできなかった。
しかし、本発明では、集積回路が非同期的にデータを出
力したとしても、各データは集積回路がストローブ信号
を出力したタイミングで、そして集積回路がデータを出
力する順番で確実に結果メモリーに保持される。したが
って本発明では非同期処理を行う集積回路の試験も可能
である。
【図１】本発明によるＬＳＩテスターの一例を示すブロ
ック図である。
ック図である。
【図２】図１のＬＳＩテスターの動作を示すタイミング
チャートである。
チャートである。
【図３】図１のＬＳＩテスターの動作を示すフローチャ
ートである。
ートである。
【図４】第２の実施の形態例のＬＳＩテスターを示すブ
ロック図である。
ロック図である。
【図５】従来のＬＳＩテスターを示すブロック図であ
る。
る。
【図６】図５のＬＳＩテスターの動作を示すタイミング
チャートである。
チャートである。
【図７】図５のＬＳＩテスターの動作を示すフローチャ
ートである。
ートである。
２……ＬＳＩテスター、４……期待値メモリー、６……
結果メモリー、８……ストローブ信号、１０……ＬＳＩ
テスター、１２……記憶装置、１０２……ＬＳＩテスタ
ー、１０４……ＬＳＩ、１０６……試験制御手段、１０
８……テストパターンファイル装置、１１０……パター
ンメモリー、１１２……比較回路、１１４……基準クロ
ック発生回路、１１６……ストローブ信号発生回路、１
１８……ＰＬＬ回路、１２０……基準クロック信号、１
２２……内部クロック信号、１２４……テストパターン
データ。
結果メモリー、８……ストローブ信号、１０……ＬＳＩ
テスター、１２……記憶装置、１０２……ＬＳＩテスタ
ー、１０４……ＬＳＩ、１０６……試験制御手段、１０
８……テストパターンファイル装置、１１０……パター
ンメモリー、１１２……比較回路、１１４……基準クロ
ック発生回路、１１６……ストローブ信号発生回路、１
１８……ＰＬＬ回路、１２０……基準クロック信号、１
２２……内部クロック信号、１２４……テストパターン
データ。
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G01R 31/28
G01R 31/319
G06F 11/22
Claims (7)
- 【請求項１】 外部から与えられる基準クロック信号に
同期し前記基準クロック信号より周波数が高い内部クロ
ック信号にもとづいて動作し、かつ前記基準クロック信
号に同期してデータが供給されたとき同データに対応す
るデータを前記基準クロック信号に同期して出力すると
共にデータを出力したことを表すストローブ信号を出力
する集積回路を試験する集積回路テスターであって、 複数のテストパターンデータを保持し、保持している前
記テストパターンデータを前記基準クロック信号に同期
して順次、前記集積回路に供給するパターンメモリー
と、 前記パターンメモリーが前記集積回路に前記テストパタ
ーンデータを供給し、前記集積回路が同テストパターン
データに対応するデータを出力したとき、前記集積回路
が出力する前記ストローブ信号に同期して、前記集積回
路が出力した前記データを取り込んで保持する結果メモ
リーと、 前記複数のテストパターンデータが前記集積回路に供給
された際に前記集積回路が各テストパターンデータごと
に本来出力すべき期待値データを保持する期待値メモリ
ーと、 前記結果メモリーが保持する前記データと前記期待値メ
モリーが保持するデータとを各メモリーより受け取って
比較する比較回路と、 前記複数のテストパターンデータにそれぞれ対応して前
記集積回路が出力する前記データを前記結果メモリーが
すべて取り込んで保持した後、前記結果メモリーおよび
前記期待値メモリーを制御して各メモリーが保持するデ
ータを順次、前記比較回路に出力させる試験制御手段と
を備えたことを特徴とする集積回路テスター。 - 【請求項２】 前記パターンメモリー、前記結果メモリ
ー、ならびに前記期待値メモリーのうちのいずれか２
つ、または全部が、同一の記憶装置における異なる記憶
領域により構成されていることを特徴とする請求項１記
載の集積回路テスター。 - 【請求項３】 前記集積回路はＰＬＬ回路を含み前記Ｐ
ＬＬ回路を用いて前記基準クロック信号を周波数逓倍し
て前記内部クロック信号を生成することを特徴とする請
求項１記載の集積回路テスター。 - 【請求項４】 前記集積回路はＬＳＩであり、前記ＬＳ
ＩはＣＰＵまたはＤＳＰであることを特徴とする請求項
１記載の集積回路テスター。 - 【請求項５】 外部から与えられる基準クロック信号に
同期し前記基準クロック信号より周波数が高い内部クロ
ック信号にもとづいて動作し、かつ前記基準クロック信
号に同期してデータが供給されたとき同データに対応す
るデータを前記基準クロック信号に同期して出力すると
共にデータを出力したことを表すストローブ信号を出力
する集積回路を試験する方法であって、 複数のテストパターンデータを前記基準クロック信号に
同期して順次、前記集積回路に供給し、 前記集積回路が各テストパターンデータに対応するデー
タを出力したとき、前記集積回路が出力する前記ストロ
ーブ信号に同期して、前記集積回路が出力した前記デー
タを結果メモリーに保持させ、 前記複数のテストパターンデータを前記集積回路に供給
した際に前記集積回路が各テストパターンデータごとに
本来出力すべき期待値データをあらかじめ期待値メモリ
ーに保持させ、 前記複数のテストパターンデータにそれぞれ対応して前
記集積回路が出力する前記データをすべて前記結果メモ
リーに保持させた後、前記結果メモリーが保持している
データと前記期待値メモリーが保持している期待値デー
タとを順次比較することを特徴とする集積回路試験方
法。 - 【請求項６】 前記テストパターンデータはパターンメ
モリーに保持させ、前記パターンメモリーより読み出し
て前記集積回路に供給し、前記パターンメモリー、前記
結果メモリー、ならびに前記期待値メモリーのうちのい
ずれか２つ、または全部が、同一の記憶装置における異
なる記憶領域により構成されていることを特徴とする請
求項５記載の集積回路試験方法。 - 【請求項７】 前記集積回路はＰＬＬ回路を含み前記Ｐ
ＬＬ回路を用いて前記基準クロック信号を周波数逓倍し
て前記内部クロック信号を生成することを特徴とする請
求項５記載の集積回路試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000025864A JP3408482B2 (ja) | 2000-02-03 | 2000-02-03 | 集積回路テスターおよび集積回路試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000025864A JP3408482B2 (ja) | 2000-02-03 | 2000-02-03 | 集積回路テスターおよび集積回路試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001215260A JP2001215260A (ja) | 2001-08-10 |
| JP3408482B2 true JP3408482B2 (ja) | 2003-05-19 |
Family
ID=18551661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000025864A Expired - Fee Related JP3408482B2 (ja) | 2000-02-03 | 2000-02-03 | 集積回路テスターおよび集積回路試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3408482B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7294998B2 (en) * | 2002-12-13 | 2007-11-13 | Advantest Corp. | Timing generation circuit and semiconductor test device having the timing generation circuit |
-
2000
- 2000-02-03 JP JP2000025864A patent/JP3408482B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001215260A (ja) | 2001-08-10 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |