KR100383006B1 - 반도체 테스트 장치 - Google Patents

Abstract

본 발명은 반도체 테스트 장치에 관한, 하드웨어에 있어서의 최대 주파수를 초과하는 주파수로 반도체 테스트를 수행하는 것을 목적으로 한다.

반도체 테스트 장치의 동작 주기 각각에 대응시켜, 동작 주기의 하한인 최소 주기 n의 1/2보다 짧은 소정 간격 n2로 2개의 타이밍을 발생시킨다. 개개의 동작 주기에 대응하는 2번째 타이밍과, 다음 동작 주기에 대응하는 최초의 타이밍과의 간격이 상기한 소정 간격 n2로 되도록, 개개의 동작 주기에 대응하는 최초의 타이밍의 발생 시기를, 동작 주기의 종점측에서 시점측으로 서서히 이행시킨다. 그 결과 생성되는 신호 c1∼c5를 통합하여 반도체 테스트 장치의 출력 신호 C1로 한다.

Description

반도체 테스트 장치{SEMICONDUCTOR DEVICE TEST APPARATUS}

본 발명은 반도체 테스트 장치, 반도체 테스트 방법, 및 반도체 테스트 처리 프로그램을 기억한 컴퓨터 판독 가능한 기록 매체에 관한 것으로, 특히 반도체 장치의 동작 테스트를 수행하기 위한 반도체 테스트 장치, 반도체 테스트 방법, 및반도체 테스트 처리 프로그램을 기억한 컴퓨터 판독 가능한 기록 매체에 관한 것이다.

IC 등의 반도체 장치의 제조 공정에서는, 반도체 테스트 장치를 이용한 동작 테스트가 이루어진다. 도 7은 종래의 반도체 테스트 방법을 설명하기 위한 타이밍차트를 나타낸다. 보다 구체적으로는, 도 7(A)는 반도체 테스트 장치의 동작 주기와 일치하는 표준 외부 클럭 신호 R1의 파형을 나타낸다. 검사 대상의 IC에는 그 표준 외부 클럭 신호 R1이 클럭 신호로서 반도체 테스트 장치로부터 공급된다. 또한, 도 7(B)는 반도체 테스트 장치로부터 IC로 공급되는 외부 제어 신호 T1(제어 신호, 어드레스 신호, 데이터 신호 등)의 파형을 나타낸다.

반도체 테스트 장치에는, 동작 가능한 클럭 주파수의 상한값(이하, 간단히 「최대 주파수」라고 함)이 정해져 있다. 도 7(A)에 도시되어 있는 "n"은 그 최대 주파수에 대응하는 주기(이하, 「최소 주기」라고 함)이다. 또한, 도 7(B)에 도시한 "A"는 IC가 외부 제어 신호 T1을 취입하는 타이밍이다.

종래의 반도체 테스트 방법에서는, 표준 외부 클럭 신호의 주기를 최소 주기 n과 일치시킴(도 7(A) 참조)과 동시에, 표준 외부 클럭 신호와 동기하는 타이밍에서 외부 제어 신호가 IC에 취입되도록 하고 있다. 상기한 방법에 따르면, IC의 동작 테스트를 반도체 테스트 장치의 최대 주파수 이하의 주파수로 검사할 수 있다.

반도체 장치가 적정하게 동작하는지 여부를 검증하기 위해서는, 그 반도체 장치를 그 반도체 장치의 동작이 보증되는 최대의 주파수로 테스트할 필요가 있다. 따라서, 반도체 장치의 고속화가 진행됨에 따라서, 반도체 테스트 장치에는 높은동작 속도가 요구되게 된다. 또한, 반도체 장치의 성능을 평가하기 위해서는, 그 반도체 장치를 동작이 보증되는 주파수를 초과하는 주파수로 테스트할 필요가 있다. 따라서, 이러한 경우에는 반도체 테스트 장치에 대하여 더욱 높은 동작 속도가 요구된다.

그러나, 종래의 반도체 테스트 방법에서는, 반도체 테스트 장치에 대하여 미리 설정되어 있는 최대 주파수를 초과하는 주파수로의 테스트가 불가능하다. 이 때문에, 종래 방법에 의해서는 기존의 반도체 테스트 장치에 비해 빠른 속도로 동작할 수 있는 반도체 장치의 테스트를 수행할 수 없었다.

본 발명은, 상기한 바와 같은 과제를 해결하기 위해서 이루어진 것으로, 하드웨어에 있어서의 최대 주파수를 초과하는 주파수로 반도체 테스트를 수행할 수 있는 반도체 테스트 장치를 제공하는 것을 제 1 목적으로 한다.

또한, 본 발명은 반도체 테스트 장치의 하드웨어에 있어서의 최대 주파수를 초과하는 주파수로의 반도체 테스트를 가능하게 하는 반도체 테스트 방법을 제공하는 것을 제 2 목적으로 한다.

또한, 본 발명은 반도체 테스트 장치에 규정되어 있는 최대 주파수를 초과하는 주파수로의 반도체 테스트를 가능하게 하는 반도체 테스트 처리 프로그램을 기억하는 컴퓨터 판독 가능한 기록 매체를 제공하는 것을 제 3 목적으로 한다.

도 1은 본 발명의 실시예 1∼4의 반도체 테스트 장치의 블럭도,

도 2는 도 1에 도시한 반도체 테스트 장치를 이용하여 반도체 테스트를 수행할 때의 처리 흐름을 설명하기 위한 플로우차트,

도 3은 본 발명의 실시예 1의 반도체 테스트 장치의 동작을 설명하기 위한 타이밍차트,

도 4는 본 발명의 실시예 2의 반도체 테스트 장치의 동작을 설명하기 위한 타이밍차트,

도 5는 본 발명의 실시예 3의 반도체 테스트 장치의 동작을 설명하기 위한 타이밍차트,

도 6은 본 발명의 실시예 4의 반도체 테스트 장치의 동작을 설명하기 위한 타이밍차트,

도 7은 종래의 반도체 테스트 장치의 동작을 설명하기 위한 타이밍차트.

도면의 주요 부분에 대한 부호의 설명

10 : 테스터 12 : CPU

14 : 내부 기억 장치 16 : 외부 기억 장치

18 : 타이밍 발생기 20 : 패턴 발생기

22 : 테스트 헤드 24 : 드라이버

26 : 퍼포먼스 보드 28 : 소켓

30 : IC n : 최소 주기

n2 : 최소 주기의 1/2보다 짧은 소정 기간

n3 : 최소 주기의 1/3보다 짧은 소정 기간

R1 : 표준 외부 블럭 신호 T1 : 외부 제어 신호

A : 외부 제어 신호의 취입 타이밍

c1∼c8 : 동작 주기에 대응하여 생성되는 신호

C1 : 반도체 테스트 장치의 출력 신호

청구항 1에 기재된 발명은, 반도체 장치에 신호를 공급하여 동작 시험을 수행하는 반도체 테스트 장치에 있어서, 반도체 테스트 장치의 동작 주기의 각각에 대응시켜 복수의 타이밍을 순차적으로 발생하는 타이밍 발생기와, 상기 타이밍 발생기가 발생하는 타이밍의 각각과 동기하여 출력 신호의 값을 변화시켜 얻는 패턴 발생기와, 상기 타이밍 발생기에 개개의 동작 주기마다 동작 주기의 하한인 최소 주기의 1/2보다 짧은 간격으로 적어도 2개의 타이밍을 발생시킴과 동시에, 개개의 동작 주기에 대응하는 최초의 타이밍의 발생 시기를 동작 주기마다 동작 주기의 종점(終点)측에서 시점(始点)측으로 소정 길이만큼씩 이행시키는 제어 수단을 구비하는 것을 특징으로 하는 것이다.

청구항 2에 기재된 발명은 반도체 장치의 동작 시험을 수행하기 위한 반도체 테스트 방법에 있어서, 반도체 테스트 장치의 동작 주기의 각각에 대응시켜, 동작 주기의 하한인 최소 주기의 1/2보다 짧은 간격으로 적어도 2개의 타이밍을 순차적으로 발생시키는 단계와, 상기 타이밍의 각각과 동기시켜 출력 신호의 값을 변화시키는 단계와, 개개의 동작 주기에 대응하는 최초의 타이밍의 발생 시기를 동작 주기마다 동작 주기의 종점측에서 시점측으로 소정 길이만큼씩 이행시키는 단계를 포함하는 것을 특징으로 하는 것이다.

청구항 3에 기재된 발명은, 반도체 장치의 동작 시험을 수행하기 위한 반도체 테스트 처리 프로그램을 기억한 컴퓨터 판독 가능한 기록 매체에 있어서, 반도체 테스트 장치의 동작 주기의 각각에 대응시켜, 동작 주기의 하한인 최소 주기의1/2보다 짧은 간격으로 적어도 2개의 타이밍을 순차적으로 발생시키는 처리와, 개개의 동작 주기에 대응하는 최초의 타이밍 발생 시기를 동작 주기마다 동작 주기의 종점측에서 시점측으로 소정 길이만큼씩 이행시키는 처리를 컴퓨터에 실행시키는 프로그램을 기억한 것을 특징으로 하는 것이다.

본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.

실시예

이하, 도면을 참조하여 본 발명의 실시예에 대하여 설명한다. 또한, 각 도면에 있어서 공통되는 요소에는 동일한 부호를 부여하고 중복된 설명을 생략한다.

(실시예 1)

도 1은 본 발명의 실시예 1의 반도체 테스트 장치의 블럭도를 나타낸다. 본 실시예의 반도체 테스트 장치는 테스터(10)를 구비하고 있다. 테스터(10)에는 CPU(12)가 포함되어 있음과 동시에, 하드디스크(HD) 등의 내부 기억 장치(14), 및 플로피 디스크(FD)나 CDROM 등의 매체를 이용하는 외부 기억 장치(16)를 구비하고 있다. 테스터(10)에 의한 반도체 테스트는 CPU(12)가 내부 기억 장치(14)나 외부 기억 장치(16)에 저장되어 있는 프로그램을 실행함으로써 이루어진다.

테스터(10)에는, 타이밍 발생기(18) 및 패턴 발생기(20)가 포함되어 있다. 타이밍 발생기(18) 및 패턴 발생기(20)에는 테스트 헤드(22)에 내장되는드라이버(24)가 접속되어 있다. 타이밍 발생기(18)는, 드라이버(24)로부터 출력되는 신호를 변화시키는 타이밍을 발생하는 회로이다. 또한, 패턴 발생기(20)는, 드라이버(24)로부터 출력되는 신호의 파형을 결정하는 회로이다. 따라서, 드라이버(24)로부터는, 패턴 발생기(20)에 의해 결정된 파형을 가지며 타이밍 발생기(18)에 의해 결정된 타이밍에 그 값을 변화시키는 신호가 출력된다.

본 실시예에 있어서, 테스터(10) 및 테스트 헤드(22)에는, 하드웨어상의 제약 등에 의해 동작이 가능한 주파수의 상한값이 설정되어 있다. 이하, 그 상한값을 「최대 주파수」라고 하고, 또 최대 주파수에 대응하는 주기를 「최소 주기 n」이라고 한다.

테스터(10)는 최소 주기 n의 1주기에 대응하여, 하나의 RZ(Return to Zero) 파형을 생성할 수 있도록 구성되어 있다. 보다 구체적으로, 타이밍 발생기(18)는 최소 주기 n의 각 주기에 대응하여, 2개의 에지(edge), 즉 2개의 타이밍을 생성할 수 있다. 또한, 패턴 발생기(20)는 각 주기에 대응하는 2개의 에지를 수신하여, 출력 신호의 값을 L→H→L, 또는 H→L→H로 변화시킬 수 있다. 따라서, 본 실시예의 반도체 테스트 장치는 최소 주기의 각 주기에 대응시켜 L→H→L 또는 H→L→H로 변화하는 출력 신호를 드라이버(24)로부터 출력시킬 수 있다.

테스터(10)를 실현할 수 있는 공지의 장치로서는, 타이밍 발생기(18)가 각 주기에 대응시켜 발생하는 타이밍의 수를 변경할 수 있는 것이 알려져 있다. 보다 구체적으로는, 타이밍 발생기(18)가 각 주기에 대응시켜 2개의 타이밍을 발생시키는 모드와, 3개의 타이밍을 발생시키는 모드를 양쪽 모두 실현할 수 있다는 것이알려져 있다. 이들 장치에 있어서, 패턴 발생기(20)는 소정의 주기수를 1 단위로 하여 출력 신호의 파형을 결정할 수 있다.

이러한 장치(테스터)에 따르면, 각 주기에 대응하여 최대 2회 그 값을 변화시키고, 또한 소정의 주기수를 1 단위로 하여 소정의 파형을 실현하는 출력 신호와, 각 주기에 대응하여 최대 3회 그 값을 변화시키고, 또한 소정의 주기수를 1 단위로 하여 소정의 파형을 실현하는 출력 신호를 발생시킬 수 있다. 본 실시예의 테스터(10)는 이러한 장치에 의해 실현하더라도 무방하다.

또한, 테스터(10)를 실현할 수 있는 공지의 장치로는, 각 주기에 대응하는 타이밍의 일부가 다른 주기 중에 발생하는 것을 금지하는 것과, 각 주기에 대응하는 타이밍의 일부가 다른 주기 중에 발생하는 것을 허용하는 것이 알려져 있다. 본 실시예의 테스터(10)는 이들 장치 중 어느 것이어도 무방하다.

테스트 헤드(22)에는, 퍼포먼스 보드(26)가 장착되어 있다. 퍼포먼스 보드(26)에는 소켓(28)을 거쳐 IC(30)가 탑재된다. 드라이버(24)로부터 출력되는 신호는 퍼포먼스 보드(26) 및 소켓(28)을 거쳐 IC(30)의 각 핀에 입력된다.

도 2는 본 실시예의 반도체 테스트 장치를 이용하여 IC의 테스트를 수행할 때에 실행되는 일련의 처리의 플로우차트이다. IC의 테스트 공정에서는 먼저 검사 대상인 IC(30)가 소켓(28)에 장착된다(S100).

다음에, 외부 기억 장치(16)로부터 내부 기억 장치(14)로 반도체 테스트 처리 프로그램이 로드된다(S102).

로드된 프로그램이 테스터(10)에 의해 실행됨에 따라, 타이밍 발생기(18) 및패턴 발생기(20)에 의해 출력 신호의 파형이 형성된다(S104).

타이밍 발생기(18) 및 패턴 발생기(20)에 의해 형성된 출력 신호가 드라이버(24)로부터 출력된다(S106).

드라이버(24)로부터의 출력 신호가 IC(30)에 인가된다(S108).

이후, IC(30)에 대해 반도체 테스트 장치로부터 소정의 패턴으로 출력 신호가 공급되어 소정의 테스트가 실행된다(S110).

일련의 동작 테스트가 실행된 후, IC(30)의 테스트가 종료된다(S112).

본 실시예의 반도체 테스트 장치는, 상기 단계(104)의 처리에 의해, 상술한 최대 주파수를 초과하는 주파수로 변동하는 출력 신호를 형성할 수 있다. 이하, 도 3을 참조하여, 본 실시예의 반도체 테스트 장치가 상기한 고주파 출력 신호를 생성하는 방법에 대하여 설명한다.

도 3은 본 실시예의 반도체 테스트 장치의 동작을 설명하기 위한 타이밍차트를 나타낸다. 보다 구체적으로, 도 3(A)는 반도체 테스트 장치의 동작 주기와 일치하는 표준 외부 클럭 신호 R1의 파형을 나타낸다. 반도체 테스트 장치의 동작 주기는 도 3(A)에 도시한 바와 같이 표준 외부 클럭 신호 R1의 주기가 최소 주기 D와 일치하는 속도까지 고속화할 수 있다. 도 3(B)는 최소 주기의 각 주기에 대응하여 반도체 테스트 장치가 출력하는 신호 c1∼c5의 파형을 나타낸다. 또한, 도 3(C)는 상기한 신호 c1∼c5를 합한 출력 신호 C1을 나타낸다. 본 실시예에 있어서, 검사 대상인 IC(30)에는 도 3(C)에 도시한 출력 신호 C1이 클럭 신호로서 공급된다.

본 실시예의 반도체 테스트 장치는, 상기 S104의 처리에 있어서, 우선 신호 c1을 형성한다. 신호 c1은 표준 외부 클럭 신호 R1의 주기, 즉 최소 주기 n의 후반에, 그 최소 주기 n의 절반(n/2)보다 작은 기간 n2동안 H 레벨로 되는 신호이다. 테스터(10)는 타이밍 발생기(18)에 최소 주기 n의 중간점 이후에 최초의 타이밍을 발생시킴과 동시에 최소 주기 n의 마지막에 2번째 타이밍을 발생시키고, 또한 패턴 발생기(20)에 그들의 타이밍에 동기하여 L→H→L의 순으로 출력값을 변화시킴으로써 신호 c1을 생성한다.

다음에 본 실시예의 반도체 테스트 장치는 신호 c2를 형성한다. 신호 c2는 신호 c1이 하강한 후 소정 기간 n2 이후에 H 레벨로 되어, 소정 기간 n2동안 H 레벨을 유지한 후 하강하는 신호이다. 테스터(10)는 타이밍 발생기(18)에 2번째의 최소 주기 n2에 대응하여 신호 C1의 하강으로부터 n2의 시점에서 최초의 타이밍을 발생시킴과 동시에, 그 후 다시 n2가 더 경과한 시점에서 2번째 타이밍을 발생시키고, 또한 패턴 발생기(20)에 그들의 타이밍에 동기하여 L→H→L의 순으로 출력값을 변화시킴으로써 신호 c2를 생성한다.

반도체 테스트 장치는, 이후 신호 c2를 발생시킨 것과 마찬가지의 방법으로 최소 주기 n의 각 주기에 대응시켜 c3∼c5를 순차적으로 발생시킨다. 이 경우, 반도체 테스트 장치로부터 IC(30)에 공급되는 신호 C1은 도 3(C)에 도시한 바와 같이 최소 주기 n에 비해 더 작은 주기 m으로 변동하는 신호로 된다. 또한, 도 3(C)에 도시한 "A"는 IC(30)가 반도체 테스트 장치로부터 공급되는 외부 제어 신호(제어 신호, 어드레스 신호, 데이터 신호 등)를 취입하는 타이밍이다.

상기한 바와 같이, 본 실시예의 반도체 테스트 방법에 따르면, 검사 대상인 IC(30)에 대하여, 반도체 테스트 장치의 최대 주파수를 초과하는 주파수로 변동하는 신호 C1을 공급하는 것, 즉 IC(30)를 반도체 테스트 장치의 최대 주파수를 초과하는 속도로 동작시킬 수 있다. 이 때문에, 본 실시예의 반도체 테스트 방법에 따르면, 기존의 반도체 테스트 장치의 처리 속도를 높여, 기존의 반도체 테스트 장치에 의한 고속 IC의 검사를 가능하게 할 수 있다.

그런데, 도 3에 도시한 동작예에서는, 신호 c5의 H 레벨이 최소 주기 n의 앞의 반주기(前半)에 발생하고 있다. 이 경우, 주기 m에서 신호를 계속 발생시키기 위해서는, 신호 c5가 발생하는 최소 주기 n의 뒤의 반주기에 출력 신호를 다시 H 레벨로 할 필요가 있다. 그러나, 테스터(10)는 각 주기에 대응하여 3개의 타이밍을 발생할 수 있다고 하더라도, 주기마다 2개의 타이밍을 발생시키는 모드와, 주기마다 3개의 타이밍을 발생시키는 모드를 순간적으로 전환하는 것은 불가능하다. 이 때문에, 본 실시예의 반도체 테스트 장치에 의해 주기 m의 신호를 출력할 수 있는 기간은 유한 기간으로 한정된다.

또한, 상기한 실시예에 있어서는, CPU(12)가 외부 기억 장치(16)로부터 판독된 프로그램에 따라서, 타이밍 발생기(18) 및 패턴 발생기(20)에, 도 3(B)에 도시한 신호 c1∼c5를 생성시킴으로써 「제어 수단」이 실현되어 있다.

(실시예 2)

다음에, 도 1 및 도 2와 함께 도 4를 참조하여, 본 발명의 실시예 2에 대해설명한다. 본 실시예의 반도체 테스트 장치는, 실시예 1의 경우와 마찬가지의 구조를 갖고 있다. 단, 본 실시예에 있어서 테스터(10)는 각 주기에 대응하는 타이밍의 일부가 다른 주기 중에 발생하는 것을 허용하는 것에 의해 구성되어 있다.

도 4는 본 실시예의 반도체 테스트 장치의 동작을 설명하기 위한 타이밍차트를 나타낸다. 보다 구체적으로, 도 4(A)는 반도체 테스트 장치의 동작 주기와 일치하는 표준 외부 클럭 신호 R1의 파형을 나타낸다. 반도체 테스트 장치의 동작 주기는, 도 4(A)에 도시하는 바와 같이 표준 외부 클럭 신호 R1의 주기가 최소 주기 n과 일치하는 속도까지 고속화할 수 있다. 도 4(B)는 최소 주기의 각 주기에 대응하여 반도체 테스트 장치가 출력하는 신호 c1∼c8의 파형을 나타낸다. 또한, 도 4(C)는 상기 의 신호 c1∼c8을 합한 출력 신호 C1을 나타낸다. 본 실시예에 있어서, 검사 대상인 IC(30)에는 도 4(C)에 도시한 출력 신호 C1이 클럭 신호로서 공급된다.

본 실시예의 반도체 테스트 장치는, 도 2에 도시한 S104의 처리에 있어서, 먼저 신호 c1을 형성한다. 신호 c1은 최소 주기 n의 종료 직전의 소정 시기부터 최소 주기 n의 절반(n/2)보다 작은 기간 n2동안 H 레벨을 유지하는 신호이다. 테스터(10)는 타이밍 발생기(18)에, 최초의 최소 주기 n의 종료 직전에 최초의 타이밍을 발생시킴과 동시에 그 후 n2가 경과한 시점에서 2번째 타이밍을 발생시키고, 또한 패턴 발생기(20)에 그들의 타이밍에 동기하여 L→H→L의 순으로 출력값을 변화시킴으로써 신호 c1을 생성한다.

다음에, 본 실시예의 반도체 테스트 장치는 신호 c2를 형성한다. 신호 c2는신호 c1이 하강한 후, 소정 기간 n2 다음에 H 레벨로 되고, 소정 기간 n2동안 H 레벨을 유지한 후 하강하는 신호이다. 테스터(10)는 타이밍 발생기(18)에, 2번째 최소 주기 n에 대응하여, 신호 c1의 하강으로부터 n2의 시점에서 최초의 타이밍을 발생시킴과 동시에 그 후 n2가 더 경과한 시점에서 2번째 타이밍을 발생시키고, 또한 패턴 발생기(20)에, 그들의 타이밍에 동기하여 L→H→L의 순으로 출력값을 변화시킴으로써 신호 c2를 생성한다.

반도체 테스트 장치는, 이후 신호 c2를 발생시킨 것과 마찬가지의 방법으로, 최소 주기 n의 각 주기에 대응시켜 c3∼c8을 순차적으로 발생시킨다. 이 경우, 반도체 테스트 장치로부터 IC(30)에 공급되는 신호 C1은, 도 4(C)에 도시하는 바와 같이 최소 주기 n에 비해 더 작은 주기 m으로 변동하는 신호로 된다. 또한, 도 4(C)에 도시하는 "A"는, IC(30)가 반도체 테스트 장치로부터 공급되는 외부 제어 신호(제어 신호, 어드레스 신호, 데이터 신호 등)를 취입하는 타이밍이다.

상기한 바와 같이, 본 실시예의 반도체 테스트 방법에 따르면, 검사 대상인 IC(30)에 대하여 반도체 테스트 장치의 최대 주파수를 초과하는 주파수로 변동하는 신호 C1을 공급하는 것, 즉 IC(30)를 반도체 테스트 장치의 최대 주파수를 초과하는 속도로 동작시킬 수 있다. 이 때문에, 본 실시예의 반도체 테스트 방법에 따르면, 기존의 반도체 테스트 장치의 처리 속도를 높여, 기존의 반도체 테스트 장치에 의한 고속 IC의 검사를 가능하게 할 수 있다.

본 실시예의 반도체 테스트 장치가 주기 m의 신호를 출력할 수 있는 기간은, 실시예 1의 경우와 마찬가지로 유한 기간으로 한정된다. 그러나, 본 실시예에 있어서는, 개개의 주기에 대응하는 2개의 타이밍을 2개의 주기에 걸쳐 발생시키는 것이 허용되어 있다. 이 때문에, 본 실시예의 반도체 테스트 장치에 따르면, 실시예 1의 경우에 비해 긴 기간에 걸쳐 주기 m의 신호를 IC(30)에 계속해서 공급할 수 있다(도 3 및 도 4 참조).

또한, 상기한 실시예에 있어서는, CPU(12)가 외부 기억 장치(16)로부터 판독된 프로그램에 따라서, 타이밍 발생기(18) 및 패턴 발생기(20)에 도 4(B)에 도시한 신호 c1∼c8을 생성시킴으로써 「제어 수단」이 실현되어 있다.

(실시예 3)

다음에, 도 1 및 도 2와 함께 도 5를 참조하여 본 발명의 실시예 3에 대해 설명한다. 본 실시예의 반도체 테스트 장치는, 실시예 1의 경우와 마찬가지의 구조를 갖고 있다. 단, 본 실시예에 있어서, 테스터(10)는 최소 주기 n의 각 주기에 대응하여 3개의 타이밍을 생성할 수 있으며, 그들 타이밍과 동기하여 출력 신호를 L→H→L→H, 또는 H→L→H→L로 변화시킬 수 있는 것으로 구성되어 있다. 또한, 테스터(10)는 각 주기에 대응시켜 2개의 타이밍을 발생시키는 모드와, 3개의 타이밍을 발생시키는 모드를 선택적으로 실현할 수 있는 것이어도 무방하다.

도 5는 본 실시예의 반도체 테스트 장치의 동작을 설명하기 위한 타이밍차트를 나타낸다. 보다 구체적으로는, 도 5(A)는 반도체 테스트 장치의 동작 주기와 일치하는 표준 외부 클럭 신호 R1의 파형을 나타낸다. 반도체 테스트 장치의 동작 주기는 도 5(A)에 도시한 바와 같이 표준 외부 클럭 신호 R1의 주기가 최소 주기 n과 일치하는 속도까지 고속화할 수 있다. 도 5(B)는 최소 주기의 각 주기에 대응하여 반도체 테스트 장치가 출력하는 신호 c1∼c6의 파형을 나타낸다. 또한, 도 5(C)는 상기한 신호 c1∼c6을 합한 출력 신호 C1을 나타낸다. 본 실시예에 있어서, 검사 대상인 IC(30)에는 도 5(C)에 도시한 출력 신호 C1이 클럭 신호로서 공급된다.

본 실시예의 반도체 테스트 장치는, 도 2에 도시한 S104의 처리에 있어서, 먼저 신호 c1을 형성한다. 신호 c1은, 최소 주기 n의 종료 직전의 소정 기간 n3 동안에는 L 레벨을 유지하고, 그 직전의 소정 기간 n3 동안은 H 레벨을 유지하는 신호이다. 소정 기간 n3은 최소 주기 n의 1/3보다 작은 기간이다. 신호 c1은, 타이밍 발생기(18)가 최초의 최소 주기 n의 종료 시점에서 2*n3만큼 거슬러 올라간 시점에서 최초의 타이밍을 발생시키고, 그 후 n3이 경과한 시점에서 2번째 타이밍을 발생시키며, 또한 최소 주기 n이 종료하는 시점에서 3번째 타이밍을 발생시킴과 동시에, 패턴 발생기(20)가 상술한 3개의 타이밍에 동기하여 L→H→L→H의 순으로 출력 신호의 값을 변화시킴으로써 생성된다.

본 실시예의 반도체 테스트 장치는, 다음에 신호 c2를 형성한다. 신호 c2는, 신호 c1이 상승한 후, 소정 기간 n3이 경과한 시점에서 L 레벨로 되고, 그 후 소정 기간 n3이 경과한 시점에서 H 레벨로 상승하여 소정 기간 n3만큼 H 레벨을 유지한 후에 하강하는 신호이다. 신호 c2는, 타이밍 발생기(18)가 2번째의 최소 주기 n에 대응하여 신호 c1의 상승으로부터 n3이 경과할 때마다 3개의 타이밍을 순차적으로 발생하고, 또한 패턴 발생기(20)가 그들 타이밍에 동기하여 H→L→H→L의순으로 출력값을 변화시킴으로써 생성된다.

본 실시예의 반도체 테스트 장치는, 다음에 신호 c3을 형성한다. 신호 c3은 신호 c2가 하강한 후, 소정 기간 n3이 경과한 시점에서 H 레벨로 되고, 그 후 소정 기간 n3이 경과한 시점에서 L 레벨로 하강하여 소정 기간 n3만큼 L 레벨을 유지한 후에 상승하는 신호이다. 신호 c3은, 타이밍 발생기(18)가 3번째 최소 주기 n에 대응하여, 신호 c2의 하강으로부터 n3이 경과할 때마다 3개의 타이밍을 순차적으로 발생하고, 또한 패턴 발생기(20)가 그들 타이밍에 동기하여 L→H→L→H의 순으로 출력값을 변화시킴으로써 생성된다.

반도체 테스트 장치는, 이후 신호 c2를 발생시킨 것과 마찬가지의 방법으로, 4번째 및 6번째 최소 주기 n에 대응시켜 c4 및 c6을 발생시킴과 동시에, 신호 c3을 발생시킨 것과 마찬가지의 방법으로, 5번째 최소 주기 n에 대응시켜 c5를 발생시킨다. 이 경우, 반도체 테스트 장치로부터 IC(30)에 공급되는 신호 C1은 도 5(C)에 도시한 바와 같이 최소 주기 n에 비해 더 작은 주기 m으로 변동하는 신호로 된다. 또한, 도 5(C)에 도시한 "A"는, IC(30)가 반도체 테스트 장치로부터 공급되는 외부 제어 신호(제어 신호, 어드레스 신호, 데이터 신호 등)를 취입하는 타이밍이다.

본 실시예의 반도체 테스트 방법에 따르면, 최소 주기 n마다 3회의 타이밍이 생성되기 때문에, 실시예 1 또는 실시예 2의 경우에 비해 더욱 고주파인 출력 신호를 IC(30)에 공급할 수 있다. 이 때문에, 본 실시예의 반도체 테스트 방법에 따르면, 기존의 반도체 테스트 장치를 이용하면서, IC 검사의 동작 속도를 실시예 1 또는 실시예 2의 경우에 비해 더욱 고속화할 수 있다.

그런데, 도 5에 도시한 동작예에서는, 신호 c6에 대응하는 3번째 타이밍이 최소 주기 n의 개시 시점에서 거의 2/3 주기인 시점에서 발생하고 있다. 따라서, 주기 m으로 신호를 계속 발생시키기 위해서는, 신호 c6이 발생하는 최소 주기 n의 종료 직전에 4번째의 타이밍을 발생시킬 필요가 있다. 그러나, 테스터(10)는 각 주기에 대응하여 3개의 타이밍을 발생시키는 모드로 동작하고 있다. 이 때문에, 본 실시예의 반도체 테스트 장치에 의해서 주기 m의 신호를 출력할 수 있는 기간은 유한 기간으로 한정된다.

또한, 상기한 실시예에 있어서는, CPU(12)가, 외부 기억 장치(16)로부터 판독된 프로그램에 따라서 타이밍 발생기(18) 및 패턴 발생기(20)에 도 5(B)에 도시한 신호 c1∼c6을 생성시킴으로써, 「제어 수단」이 실현되어 있다.

(실시예 4)

다음에, 도 1 및 도 2와 함께 도 4를 참조하여 본 발명의 실시예 2에 대해 설명한다. 본 실시예의 반도체 테스트 장치는, 실시예 3의 경우와 마찬가지의 구조를 갖고 있다. 단, 본 실시예에 있어서 테스터(10)는, 각 주기에 대응하는 타이밍의 일부가 다른 주기 중에 발생하는 것을 허용하는 것으로 구성되어 있다.

도 6은 본 실시예의 반도체 테스트 장치의 동작을 설명하기 위한 타이밍차트를 나타낸다. 보다 구체적으로는, 도 6(A)는 반도체 테스트 장치의 동작 주기와 일치하는 표준 외부 클럭 신호 R1의 파형을 나타낸다. 반도체 테스트 장치의 동작 주기는, 도 6(A)에 도시하는 바와 같이 표준 외부 클럭 신호 R1의 주기가 최소 주기 n과 일치하는 속도까지 고속화할 수 있다. 도 6(B)는 최소 주기의 각 주기에 대응하여 반도체 테스트 장치가 출력하는 신호 c1∼c8의 파형을 나타낸다. 또한, 도 6(C)는 상기한 신호 c1∼c8을 합한 출력 신호 C1을 나타낸다. 본 실시예에 있어서, 검사 대상인 IC(30)에는 도 6(C)에 도시한 출력 신호 C1이 클럭 신호로서 공급된다.

본 실시예의 반도체 테스트 장치는, 도 2에 도시한 S104의 처리에 있어서 신호 c1을 형성한다. 신호 c1은, 최소 주기 n 도중에서 H 레벨로 상승하여 소정 기간 n3동안 H 레벨을 유지한 후, 소정 기간 n3동안 L 레벨을 유지하였다가, 다음 최소 주기 n의 도중에 H 레벨로 상승하는 신호이다. 소정 기간 n3은 최소 주기 n의 1/3보다 작은 기간이다. 신호 c1은, 타이밍 발생기(18)가, 최초의 최소 주기 n의 종료 시점까지의 시간이 2*n3보다 짧은 소정의 시점에서 최초의 타이밍을 발생시키고, 그 후 소정 기간 n3이 경과할 때마다 2번째 및 3번째 타이밍을 발생시킴과 동시에, 패턴 발생기(20)가 상술한 3개의 타이밍에 동기하여 L→H→L→H의 순으로 출력 신호의 값을 변화시킴으로써 생성된다.

본 실시예의 반도체 테스트 장치는 다음에 신호 c2를 형성한다. 신호 c2는 신호 c1이 상승한 후, 소정 기간 n3이 경과한 시점에서 L 레벨로 되고, 그 후 소정 기간 n3이 경과한 시점에서 H 레벨로 상승하여 소정 기간 n3동안 H 레벨을 유지한 후에 하강하는 신호이다. 신호 c2는, 타이밍 발생기(18)가 2번째 최소 주기 n에 대응하여 신호 c1의 상승으로부터 n3이 경과할 때마다 3개의 타이밍을 순차적으로 발생하고, 또한 패턴 발생기(20)가 그들 타이밍에 동기하여 H→L→H→L의 순으로출력값을 변화시킴으로써 생성된다.

본 실시예의 반도체 테스트 장치는, 다음에 신호 c3을 형성한다. 신호 c3은 신호 c2가 하강한 후, 소정 기간 n3이 경과한 시점에서 H 레벨로 되고, 그 후 소정 기간 n3이 경과한 시점에서 L 레벨로 하강하여 소정 기간 n3동안 L 레벨을 유지한 후에 상승하는 신호이다. 신호 c3은, 타이밍 발생기(18)가 3번째 최소 주기 n에 대응하여 신호 c2의 하강으로부터 n3이 경과할 때마다 3개의 타이밍을 순차적으로 발생하고, 또한 패턴 발생기(20)가 그들 타이밍에 동기하여 L→H→L→H의 순으로 출력값을 변화시킴으로써 생성된다.

반도체 테스트 장치는, 이후 신호 c2를 발생시킨 것과 마찬가지의 방법으로 짝수번째(4, 6 및 8번째)의 최소 주기 n에 대응시켜 c4, c6 및 c8을 발생시킴과 동시에, 신호 c3을 발생시킨 것과 마찬가지의 방법으로 홀수번째(5 및 7번째)의 최소 주기 n에 대응시켜 c5 및 c7을 발생시킨다. 이 경우, 반도체 테스트 장치로부터 IC(30)에 공급되는 신호 C1은, 도 6(C)에 도시한 바와 같이 최소 주기 n에 비해 더 작은 주기 m으로 변동하는 신호로 된다. 또한, 도 6(C)에 도시한 "A"는, IC(30)가 반도체 테스트 장치로부터 공급되는 외부 제어 신호(제어 신호, 어드레스 신호, 데이터 신호 등)를 취입하는 타이밍이다.

본 실시예의 반도체 테스트 방법에 따르면, 최소 주기 n마다 3회의 타이밍이 생성되기 때문에, 실시예 1 또는 실시예 2의 경우에 비해 더욱 고주파의 출력 신호를 IC(30)에 공급할 수 있다. 이 때문에, 본 실시예의 반도체 테스트 방법에 따르면, 기존의 반도체 테스트 장치를 이용하면서, IC 검사의 동작 속도를 실시예 1 또는 실시예 2의 경우에 비해 더욱 고속화할 수 있다.

본 실시예의 반도체 테스트 장치가 주기 m의 신호를 출력할 수 있는 기간은 실시예 3의 경우와 마찬가지로 유한 기간으로 한정된다. 그러나, 본 실시예에 있어서는, 각각의 주기에 대응하는 3개의 타이밍을 2개의 주기에 걸쳐 발생시키는 것이 허용되어 있다. 이 때문에, 본 실시예의 반도체 테스트 장치에 따르면, 실시예 3의 경우에 비해 장기간에 걸쳐 주기 m의 신호를 IC(30)에 공급을 계속할 수 있다(도 5 및 도 6 참조).

또한, 상기한 실시예에 있어서는, CPU(12)가, 외부 기억 장치(16)로부터 판독된 프로그램에 따라서, 타이밍 발생기(18) 및 패턴 발생기(20)에 도 6(B)에 도시한 신호 c1∼c8을 생성시킴으로써 「 제어 수단」이 실현되어 있다.

본 발명은 이상 설명한 바와 같이 구성되어 있기 때문에, 이하에 나타낸 바와 같은 효과를 나타낸다.

본 발명의 제 1 방침에 따르면, 반도체 테스트 장치의 동작 주기마다, 최소 주기의 1/2에 비해 짧은 간격으로 출력 신호의 값을 적어도 2회 변화시킬 수 있다. 또한, 본 발명에 따르면, 각각의 동작 주기에 대응하여 출력 신호의 값이 최초로 변화하는 타이밍을, 동작 주기의 종점측에서 시점측으로 서서히 변화시킬 수 있다. 이 경우, 반도체 테스트 장치의 출력 신호는, 최소 주기에 비하여 짧은 주기로 변동하는 신호로 된다. 이 때문에, 본 발명에 따르면, 반도체 테스트 장치의 한계를초과하는 주파수로의 반도체 테스트가 가능하게 된다.

본 발명의 제 2 방침에 따르면, 동작 주기의 각각에 대응하여, 제 1 소정 간격으로 출력 신호의 값을 2회 변화시킬 수 있다. 또한, 본 발명에 따르면, 개개의 동작 주기에 대응하는 2번째 변화가 출력 신호에 발생한 후, 제 1 소정 간격이 경과한 시점에서, 다음 동작 주기에 대응하는 최초의 변화를 출력 신호에 발생시킬 수 있다. 이 경우, 반도체 테스트 장치의 출력 신호는, 정확히 제 1 소정 간격의 2배의 주기로 변동하는 신호로 된다. 따라서, 본 발명에 따르면, 반도체 테스트 장치의 한계를 초과하는 주파수로의 정확한 반도체 테스트가 가능하게 된다.

본 발명의 제 3 방침에 따르면, 동작 주기의 각각에 대응하는 최초의 타이밍의 발생 시기의 시점이, 2개의 타이밍이 2개의 동작 주기에 걸쳐 발생하는 것과 같은 시기로 설정된다. 즉, 최초의 타이밍의 발생 시기의 시점이, 동작 주기의 종점에 가까운 시기로 설정된다. 최소 주기에 비하여 짧은 주기로 출력 신호를 변동시키기 위해서는, 최초의 타이밍의 발생 시기를 서서히 동작 주기의 시점측으로 이행시킬 필요가 있다. 따라서, 최소 주기에 비하여 짧은 주기로 변동하는 출력 신호는, 그 이행 가능한 폭이 클수록 장기간에 걸쳐 계속적으로 생성할 수 있다. 본 발명에 따르면, 최초의 타이밍의 발생 시기에 대하여 큰 이행 가능폭을 부여할 수 있기 때문에, 최소 주기에 비해 짧은 주기로 변동하는 출력 신호를 장기간에 걸쳐 계속적으로 생성할 수 있다.

본 발명의 제 4 방침에 따르면, 동작 주기의 각각 대응하여, 제 2 소정 간격으로 출력 신호의 값을 3회 변화시킬 수 있다. 또한, 본 발명에 따르면, 개개의 동작 주기에 대응하는 3회째 변화가 출력 신호에 발생한 후, 제 2 소정 간격이 경과한 시점에서, 다음 동작 주기에 대응하는 최초의 변화를 출력 신호에 발생시킬 수 있다. 이 경우, 반도체 테스트 장치의 출력 신호는, 정확히 제 2 소정 간격의 2배의 주기로 변동하는 신호로 된다. 따라서, 본 발명에 따르면, 반도체 테스트 장치의 한계를 초과하는 주파수로의 정확한 반도체 테스트가 가능하게 된다.

본 발명의 제 5 방침에 따르면, 동작 주기의 각각에 대응하는 최초의 타이밍의 발생 시기의 시점이, 3개의 타이밍이 2개의 동작 주기에 걸쳐 발생하는 것과 같은 시기로 설정된다. 즉, 최초의 타이밍의 발생 시기의 시점이, 동작 주기의 종점에 가까운 시기로 설정된다. 최소 주기에 비해 짧은 주기로 출력 신호를 변동시키기 위해서는, 최초의 타이밍의 발생 시기를 서서히 동작 주기의 시점측으로 이행시킬 필요가 있다. 따라서, 최소 주기에 비해 짧은 주기로 변동하는 출력 신호는, 그 이행 가능한 폭이 클수록 장기간에 걸쳐 계속적으로 생성할 수 있다. 본 발명에 따르면, 최초의 타이밍의 발생 시기에 대하여 큰 이행 가능폭을 부여할 수 있기 때문에, 최소 주기에 비해 짧은 주기로 변동하는 출력 신호를 장기간에 걸쳐 계속적으로 생성할 수 있다.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims (3)

1. 반도체 장치에 신호를 공급하여 동작 시험을 수행하는 반도체 테스트 장치에 있어서,

   반도체 테스트 장치의 동작 주기의 각각에 대응시켜 복수의 타이밍 신호를 순차적으로 발생하는 타이밍 발생기와,

   상기 타이밍 신호의 각각과 동기하여 값을 변화시키는 패턴 신호를 발생하는 패턴 발생기와,

   상기 타이밍 신호 및 상기 패턴 신호에 따라 상기 반도체 장치로의 출력 신호를 생성하는 드라이버와,

   상기 타이밍 발생기에, 개개의 동작 주기마다, 동작 주기의 하한인 최소 주기의 1/2보다 짧은 간격으로 적어도 2개의 타이밍을 발생시킴과 동시에, 개개의 동작 주기에 대응하는 최초의 타이밍 발생 시기를, 동작 주기마다 동작 주기의 종점측에서 시점측으로 소정 길이만큼씩 이행시키는 제어 수단

   을 구비하되,

   상기 적어도 2개의 타이밍은, 상기 최소 주기의 1/2보다 짧은 제 1 간격으로 생성되고,

   상기 소정 길이는, 개개의 동작 주기에 대응하는 최후의 타이밍과, 다음 동작 주기에 대응하는 최초의 타이밍과의 간격을 상기 제 1 간격으로 하는 길이

   인 것을 특징으로 하는 반도체 테스트 장치.
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