JP2006179144A

JP2006179144A - Ｉｃの高速試験方法及び装置

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Publication number: JP2006179144A
Application number: JP2004372867A
Authority: JP
Inventors: Yoshihiro Maesaki; 義博前崎; Hiroshi Teshigawara; 寛勅使河原
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2004-12-24
Filing date: 2004-12-24
Publication date: 2006-07-06

Abstract

【課題】本発明はＩＣの高速試験方法及び装置に関し，複数種類のメモリＩＣに対する試験を効率化すると共に高速な素子に対して正確な試験を実行することができることを目的とする。
【解決手段】試験装置本体で試験のためのパターンを生成して，試験装置本体とコネクタを介して接続されたソケット基板に入力する。ソケット基板においてパターン信号の波形を逓倍し，逓倍により高速化した信号を選択切替えられるスクランブル部を介して試験対象のＩＣの端子と接続するよう構成する。
【選択図】図１

Description

本発明は，高速で動作するメモリＩＣ等のＩＣの高速試験方法及び装置に関する。

図７は従来のメモリＩＣ等の品質を試験するための装置構成，図８は従来の装置構成の内部構成を示す図である。図７において，８０はプログラムに従って試験パターン等の各種の信号を発生すると共に被試験装置から出力された信号について判定を行う機構を備えた試験装置本体，８０ａはコントロール部，８１はソケット基板と接続するためのコネクタ（雌形），８２はソケット基板に設けられたコネクタ（雄形），８３は各ＩＣに対応したソケット用基板であり，この例はＡという型のメモリＩＣに対応したＡ用ソケット基板とする。８４はＡ用ソケット，８５はＡ用ソケット８４に搭載したＡのメモリＩＣである。この中の，コネクタ８２，Ａ用ソケット基板８３及びＡ用ソケット８４は，Ａ用ソケットアダプタと呼ばれる。

図８は図７に示す従来の装置構成の内部を示す。図中，８０ａは上記図７の同一符号と同じコントール部，８０ｂは試験のためのデータ信号を発生するパターン発生部，８０ｃは試験の対象となるＩＣ（被試験ＩＣ）を駆動するための各種のタイミング信号（クロック信号，ストローブ信号等）を発生するタイミング信号発生部，８０ｄは基準クロック発生部，８０ｅは被試験ＩＣに適応した波形を生成する波形生成部，８０ｆは被試験ＩＣからの出力信号（読み出し信号）を判定（出力予定のデータと一致したかを判定）するデータ判定部である。

メモリＩＣの品質を試験する場合，図７に示すように，メモリＩＣの種別（端子の形状，構造，各端子の仕様（信号の種類等），メモリ容量，速度等）に適合するための複数の種類のソケットアダプタ（図７の符号８２〜８４で構成）を用意する必要がある。図７にはＡ用ソケットアダプタの他にＢ用ソケットアダプタ，Ｃ用ソケットアダプタが示されている。

試験を行う場合，図８に示すように，コントロール部８０ａからの制御によりパターン発生部８０ｂから試験パターン（書き込みのデータ信号等）を発生し，タイミング発生部８０ｃから各種のタイミング信号（書き込みや読み出し動作のための信号）を発生し，波形生成部８０ｅでこれらの信号を受け取ると共に基準クロック発生部８０ｄからの基準クロックに従って各種の信号を発生する。信号の種類としては，ＲＡＳ（Row Address Strobe: ローアドレスストローブ），ＣＡＳ(Column Address Strobe: カラムアドレスストローブ），ＷＥ(Write Enable:書き込みイネーブル），アドレス，データ，複数種のクロック等がある。波形生成部８０ｅから出力した信号は，図７に示すコネクタ８１及びコネクタ８２を通ってＡ用ソケット基板８３，ソケット８４を介してＡのメモリＩＣ８５に供給される。

このようにＡのメモリＩＣについて，試験対象ＩＣを交換して順次に試験を行い，試験対象ＩＣを他の異なるＢのメモリＩＣについての試験を行う場合は，各メモリＩＣの仕様に対応したソケット基板を変える必要があるため，図７に示すようにＢ用ソケットアダプタを設けて使用する必要があり，ＣのメモリＩＣについての試験はＣ用ソケットアダプタを使用する必要がある。

一方，試験対象となるメモリＩＣの動作速度が向上して，試験を実施する場合にも高速の信号により動作させて，性能をチェックする必要がある。ところが，図８に示す試験装置本体８０において，パターン発生部８０ｂやタイミング発生部８０ｃの信号に基づいて波形生成部８０ｅから出力された各信号は，図７に示すようにコネクタ８１，コネクタ８２，Ａ用ソケット基板８３，Ａ用ソケット８４を通ってＡのメモリＩＣに供給され，ＡのメモリＩＣ８５から出力された信号（読み出しデータ信号等）は，入力信号の経路とは逆の経路を通ってデータ判定部（図８の８０ｆ）に入力される。この場合，信号の速度が高速であるため，例えば，１５０Ｍｂｐｓ程度になると，コネクタや，装置等の複数の素子を通過するために信号の劣化が激しく，生成時とは大きく歪んだ波形となって正確な試験を行うことができなくなるという問題があった。

従来の半導体素子評価装置の測定評価ボードとして，測定評価ボードを基本回路であるコモンボードと，測定する特定のカテゴリーに応じコモンボード上面に着脱されるデジタル回路を有するスペシャルボードとで構成し，測定する特性のカテゴリに応じた別のスペシャルボードを装着して測定評価するように構成することで，測定評価対象の半導体素子毎に測定評価ボード全体を開発する必要をなくす技術が開示されている（特許文献１参照）。しかし，この特許文献１には，測定する特性のカテゴリに対応して設けるスペシャルボードの内部構成について開示されてないため，具体的な回路構成を特徴とするものではない。
特開平１０−３１０５４号公報

上記の図７，図８に示す従来の構成によれば，異なる種類のメモリＩＣ等の試験を行う場合に各種類に応じたソケットアダプタを設ける必要があるだけでなく，メモリＩＣの速度の高速化に対して，複数のコネクタ等の回路を通過することによる信号波形が歪む等の問題があった。また，特許文献１の技術によっても，高速のメモリＩＣ等の素子を測定評価するための手段を備えるものではない。

本発明は複数種類のメモリＩＣに対する試験を効率化すると共に高速な素子に対して正確な試験を実行することができるメモリＩＣ等のＩＣの高速試験方法及び装置を提供することを目的とする。

図１は本発明の原理構成を示す図である。図中，１は試験装置本体，１ａは各種の試験のための信号をプログラムに従って発生する機能を備える本体回路，２は本体回路１ａととソケット基板３を接続するコネクタ，３は特定のＩＣ用のソケット基板，３ａは入力信号の波形を逓倍（信号長を短縮）する波形逓倍部，３ｂは高速信号の波形生成機能と読み出し信号の判定（正誤）機能を備える高速信号処理部，３ｃは複数種のメモリＩＣ毎に異なる配置を備える複数の入出力端子を共通に設けられた高速信号処理部３ｂの入出力端子の配列に変換するスクランブル部，４は試験の対象となるＩＣを搭載するＩＣソケット，４ａは試験の対象となるＩＣである。

ＩＣの試験を行う場合，ＩＣソケット４に試験対象となるＩＣ４ａをセットする。ＩＣソケット４は試験対象となるＩＣの種類に対応して異なる構造（例えば，電極の個数や構造等）を備えるため，このＩＣソケット４はＩＣの種類に対応して異なるものを用意する。ＩＣ用のソケット基板３のスクランブル部３ｃは高速信号処理部３ｂの多数の入出力用の信号端子（その配置は固定）をＩＣの種類に応じて異なる配置を取るＩＣソケット４の多数の信号端子との間の接続を選択的に切替える。このスクランブル部３ｃの接続切替は試験装置本体１側からの指令により行われる。試験は本体回路１ａに対し試験対象のＩＣの選択，テストパターンの選択等の設定をすると，対応するプログラムに従って決められた速度（周波数）の各種の信号パターンが発生し，正常か否かを判別するための信号（例えば，ＩＣ４ａがメモリの場合に，書き込んだ後の読み出し信号が正しいかをチェックするための信号）も発生する。これらの信号は，コネクタ２を介してソケット基板３の波形逓倍部３ａに供給されると，信号の周波数（信号長）が逓倍（ｎ倍：ｎ≧２）されて，高速信号となって高速信号処理部３ｂに供給される。高速信号処理部３ｂにおいて，高速の信号波形が成整されてスクランブル部３ｃを介してＩＣソケット４の試験対象のＩＣ４ａに供給されて，ＩＣ４ａにおいて入力された高速信号による試験動作が実行される。ＩＣ４ａから出力された信号（例えば，読み出しデータ信号等）は高速信号処理部３ｂの判定機能により正しいか判別され，判別結果は試験装置本体１の本体回路１ａに供給される。

本発明により，高速試験（例えば，２００ＭＨｚや４００ＭＨｚ以上）が実現可能となり，試験対象となるＩＣメモリ等の速度が向上してもその速度に準拠した機能試験を行うことができる。

また，高速パターンを発生する波形逓倍部や高速信号処理部を備えるソケット基板を交換することで試験の高速化に対処することができる。

更に，従来のソケットアダプタの方法と基本構成が同じであるため，品種毎に高速化のための専用試験機を開発する必要がなく，コストダウンを図ることができる。

図２は実施例の内部構成を示す。図中，１，２，３，４の各符号は上記図１の符号と同じものを表し，試験装置本体１内の１０〜１４は図１の本体回路１ａを構成し，１０はプログラムによる試験の信号を発生し，試験結果である判定結果を発生するコントロール部である。１１はコントロール部１０の制御によりパターンを発生するパターン発生部，１２はコントロール部１０の制御によりタイミング信号を発生するタイミング発生部，１３は波形生成部，１４は試験装置本体１に内蔵する基準クロック（例えば，５０ＭＨｚ）を発生する基準クロック発生部である。また，２ａは試験装置本体１に設けられた雄型コネクタ，２ｂはソケット基板３に設けられた雌型コネクタである。３は試験の対象であるＩＣ用のソケット基板であり，この例は試験対象のＩＣがメモリＩＣ（符号４０で表す）である場合について説明する。ソケット基板３内の３０は試験装置本体１の波形生成部１３から出力された波形を逓倍（例えば，４倍）する波形逓倍部（図１の３ａに対応），３１は波形逓倍部３０で逓倍された波形を整形する波形調整部，３２はメモリＩＣ４０から読み出しを行った時に，読み出されたデータと，波形調整部３１から供給される期待値（正しいデータ）とを比較して読み出しが正常か異常かを判別するデータ判定部である。

３３はＩＣソケット４の多数の入出力信号の端子（ピン）を波形調整部３１及びデータ判定部３２の各入出力信号の端子と相互に接続するスイッチング機構を備えたスクランブル部，４は試験対象となるＩＣが交換可能にセットされるＩＣソケット，４０は試験対象となるメモリＩＣである。

図３，図４はメモリＩＣ試験のための信号波形の例であり，図３は試験装置本体で発生する信号波形，図４はソケット基板で発生する信号波形を示す。なお，この例のメモリＩＣはＳＤＲＡＭ（Synchronous Randum Access Memory) であるものとする。

図２のコントロール部１０は，試験対象ＩＣの選択，テストの種類に対応したテストパターンの選択等の設定に応じ，対応するプログラムの制御によりパターン発生部１１から図３の(1) のａ〜ｅに示すような波形が生成される。ここで，ａのＲＡＳ（ローアドレスストローブ），ｂのＣＡＳ（カラムアドレスストローブ），ｃのＷＥ（書き込みイネーブル），ｄのＡＤＤＲＥＳＳ（アドレス），ｅのＤＩＮ（データイン：書き込みデータ）である。これらの信号は波形生成部１３に入力して，タイミング発生部１２からのＲＡＳ，ＣＡＳ，ＷＥ，ＡＤＤＲＥＳＳ及びＤＩＮのそれぞれに対応するクロックＣＬＫ１の立上りエッジとＣＬＫ２の立上りエッジにより波形整形を行う。すなわち，図３の(2) に示すａ１のＲＡＳＣＬＫ１とａ２のＲＡＳＣＬＫ２の立上りによりａ３に示すＲＡＳが生成される。この時，ＲＡＳＣＬＫ１は２．５ｎｓだけローレベルになる。また，ｂ１，ｂ２に示すＣＡＳＣＬＫ１，ＣＡＳＣＬＫ２によりｂ３に示すＣＡＳの波形が生成される。同様に，ｃ１，ｃ２からｃ３に示すＷＥがの波形が生成され，ｄ１，ｄ２に示すADDRESS ROW のＣＬＫ１，ＣＬＫ２とｄ３，ｄ４に示すADDRESS COLUMNのＣＬＫ１，ＣＬＫ２からｄ５に示すADDRESS(ROW,COLUMN) の波形が生成され，ｅ１，ｅ２に示すＤＩＮのＣＬＫ１，ＣＬＫ２からｅ３に示すＤＩＮの波形が生成される。なお，この波形の生成は従来の技術と同じである。

上記図３により生成された波形のＲＡＳ（図３のａ３），ＣＡＳ（同ｂ３），ＷＥ（同ｃ３），ＡＤＤＲＥＳＳ（同ｄ５），ＤＩＮ（同ｅ３）の各信号及びクロック（ＣＬＫ）がＩＣソケット４に供給されると，波形逓倍部（図２の３０）で４逓倍されて図４の(1) に示す波形が出力される。この波形は，ａのＣＬＫ（クロック）の信号波形は周期が５ｎｓとなり，図４のｂのＲＡＳ，ｃのＣＡＳ，ｄのＷＥ，ｅのＡＤＤＲＥＳＳ及びｆのＤＩＮも，それぞれローレベルの期間が２．５ｎｓであり，上記図３に示す信号の周波数である２０ｎｓの１／４である。この図４の(1) の波形の信号は波形調整部（図２の３１）に供給されると，ＲＡＳとＣＡＳ間を基準クロックに同期して，この例では試験対象のメモリＩＣの規格に合わせて１クロック間隔をあけるよう調整される。この波形調整により図４の(2) のａ１，ｂ１，ｃ１，ｄ１，ｅ１，ｆ１に示すような波形が生成される。

波形調整部３１からの信号はスクランブル部３３を通ってＩＣソケット４に装着されたメモリＩＣ４０に入力され，メモリＩＣ４０に対してデータ（ＤＩＮ）を書き込むか，書き込んだデータを読み出すよう駆動する。メモリＩＣ４０にデータを書き込んだ後，読み出し動作をした場合，データ判定部３２においてメモリＩＣ４０からの読み出しデータと，波形調整部３１から出力された期待値データ（図４のｆ１に示すデータ入力ＤＩＮにより与えられる）とを比較して，メモリＩＣ４０が正常に動作したか判別し，判別結果は試験装置本体１のコントロール部１０に供給される。

図５はスクランブル部の構成例を示す。図中，３３はスクランブル部，Ｉ₁〜Ｉ_mは試験装置本体１の波形生成部（図２の１３）から出力されて，試験対象のメモリＩＣへ入力するための各種の信号が供給される入力端子を表し，Ｏ₁〜Ｏ_nは試験対象のメモリＩＣから出力された各種の信号を試験装置本体１へ送出するための出力端子を表す。Ｓ₁〜Ｓ_m+nは試験対象のメモリＩＣと接続する端子であり，メモリＩＣへ入力する信号が発生する入力端子とメモリＩＣから出力された信号が発生する出力端子の両方が含まれている。３３０は複数の入力端子Ｉ₁〜Ｉ_mからの入力信号により駆動されるドライバ，３３１は試験対象のメモリＩＣから出力された信号を受け取って増幅するレシーバである。３３２−１〜３３２−ｍは試験装置本体１側からの入力信号が供給される入力端子Ｉ₁〜Ｉ_mの信号をメモリＩＣ側の端子Ｓ₁〜Ｓ（ｍ＋ｎ）の中のメモリＩＣの規格により決まる各入力端子と接続するよう切替える選択スイッチ，３３２−（ｍ＋１）〜３３２−（ｍ＋ｎ）は試験対象のメモリＩＣから発生した出力信号が発生する端子（端子Ｓ₁〜Ｓ_m+nの中のメモリＩＣの規格により決まる端子）を試験装置本体１への出力信号を発生する端子Ｏ₁〜Ｏ_nと接続するための選択スイッチである。

図５のスクランブル部の例では，試験装置本体１側からの入力信号の端子Ｉ₁と接続する選択スイッチ３３２−１は端子Ｓ２と接続するよう切替えられ，入力信号の端子Ｉ₂のと接続する選択スイッチ３３２−２は端子Ｓ１と接続するよう切替えられ，他の各選択スイッチもそれぞれ切替えられる。各選択スイッチは半導体回路により構成され，試験装置本体１から試験対象のＩＣの規格に対応して供給される制御信号により選択状態が切替えられる。

図６は本発明による試験装置本体とソケット基板の組み合わせの構成例を示す。図６の(1) はＩＣの種類Ａのための構成，(2) はＩＣの種類Ｂのための構成である。図中，１は試験装置本体で，内部の構成は図示省略されているが，図２の試験装置本体１内に示す，コントロール部１０，パターン発生部１１，タイミング発生部１２，波形生成部１３，基準クロック発生部１４を含む基本回路を備えている。３はソケット基板であり，３０ａは上記図２に示す波形逓倍回路３０，波形調整部３１，データ判定部３２を含む高速生成回路であり，３３はスクランブル部（ピンスクランブルという場合もある），４はソケットであり，図６の(1) の場合はＡという種類のＩＣが試験対象としてセットされ，(2) の場合はＢという種類のＩＣが試験対象としてセットされている。(1) と(2) の試験装置は，試験装置本体１の基本回路から低速な信号をソケット基板３（スペシャルボード）へ転送した後，波形逓倍回路を含む高速生成回路３０ａで高速化して，ＩＣソケット４に搭載している試験対象のＩＣの試験測定を行う。この場合，(1) と(2) の試験装置本体１の構成及びソケット基板３の中の高速生成回路３０ａとスクランブル部３３は同じ構成を備え，スクランブル部３３内の多数のスイッチ（図５の選択スイッチ）は試験装置本体１から，試験対象のＩＣに応じた制御信号により切替えられる。従って，ＩＣの種類（ピンの構造等が相違する）に対応して，ＩＣソケット４を交換すればよく，高速生成回路３０ａ，スクランブル部３３は共通の回路を使用することができ，コストダウンが実現できる。

上記図６の(1) に示すＡという種類のＩＣの例として，品種がＳＳＲＡＭとメモリＩＣで，メモリ容量が８Ｍビットとし，(2) に示すＢという種類のＩＣの例として，品種がＳＤＲＡＭというメモリＩＣで，メモリ容量が１２８Ｍビットとすると，端子配列は２つの品種で全く異なる。また，他の種類のＩＣの例として，ＤＤＲ（Double Data Rate) ＳＤＲＡＭという，クロック信号の立上りと立下り時の両方でデータの読み書きを行う高速のメモリＩＣを試験する場合も，上記のＡやＢとは異なる端子配列であるが，ＩＣソケット４を交換することで対応することができる。

（付記１）ＩＣの高速試験方法において，試験装置本体で試験のためのパターンを生成して，前記試験装置本体とコネクタを介して接続されたソケット基板に入力し，前記ソケット基板において前記パターン信号の波形を逓倍し，逓倍により高速化した信号をスクランブル部を介して試験対象のＩＣの各端子と接続することを特徴とするＩＣの高速試験方法。

（付記２）品種選択，テストパターン選択をすることにより試験パターンを生成する本体回路を含む試験装置本体と，前記試験装置本体とコネクタを介して接続されたソケット基板とを備えたＩＣの高速試験装置において，前記ソケット基板に前記試験装置本体からの試験パターンの信号波形を逓倍する波形逓倍部と，前記波形逓倍部により生成された高速波形を整形すると共に試験対象のＩＣからの出力について判定を行う高速信号処理部と，前記高速信号処理部の多数の信号端子のそれぞれを試験対象のＩＣが搭載されるＩＣソケットの対応する各端子と選択接続するスクランブル部とを備え，前記ＩＣソケットに試験対象となるＩＣをセットして高速試験を行うことを特徴とするＩＣの高速試験装置。

（付記３）付記２において，前記スクランブル部は前記高速信号処理部の各端子とＩＣソケットの各端子の間を接続する多数の選択スイッチにより構成され，前記選択スイッチは，前記試験装置本体の本体回路から試験対象のＩＣの規格に対応した制御信号により切替えることを特徴とするＩＣの高速試験装置。

（付記４）付記２において，前記ＩＣソケットにセットされたＩＣからの出力信号を受け取ると前記試験装置本体から出力されたデータに基づいて生成された期待値と比較するデータ判定部を備え，前記データ判定部の出力を試験装置本体へ出力することを特徴とするＩＣの高速試験装置。

（付記５）付記２において，前記ソケット基板の波形逓倍部，高速信号処理部及びスクランブル部は試験の対象となる各種のＩＣに対して共通の構成とし，前記ＩＣソケットだけ試験の対象となるＩＣの種別に応じた構成のソケットに交換して試験を行うことを特徴とするＩＣの高速試験装置。

本発明の原理構成を示す図である。実施例の内部構成を示す図である。試験装置本体で発生する信号波形を示す図である。ソケット基板で発生する信号波形を示す図である。スクランブル部の構成例を示す図である。本発明による試験装置本体とソケット基板の組み合わせの構成例を示す図である。従来のメモリＩＣ等の品質を試験するための装置構成を示す図である。従来の装置構成の内部構成を示す図である。

符号の説明

１試験装置本体
１ａ本体回路
２コネクタ
３ソケット基板
３ａ波形逓倍部
３ｂ高速信号処理部
３ｃスクランブル部
４ＩＣソケット
４ａ試験の対象となるＩＣ

Claims

ＩＣの高速試験方法において，
試験装置本体で試験のためのパターンを生成して，前記試験装置本体とコネクタを介して接続されたソケット基板に入力し，
前記ソケット基板において前記パターン信号の波形を逓倍し，逓倍により高速化した信号を選択切替えされるスクランブル部を介して試験対象のＩＣの端子と接続することを特徴とするＩＣの高速試験方法。
品種選択，テストパターン選択をすることにより試験パターンを生成する本体回路を含む試験装置本体と，前記試験装置本体とコネクタを介して接続されたソケット基板とを備えたＩＣの高速試験装置において，
前記ソケット基板に前記試験装置本体からの試験パターンの信号波形を逓倍する波形逓倍部と，前記波形逓倍部により生成された高速波形を整形すると共に試験対象のＩＣからの出力について判定を行う高速信号処理部と，前記高速信号処理部の多数の信号端子のそれぞれを試験対象のＩＣが搭載されるＩＣソケットの対応する各端子と選択接続するスクランブル部とを備え，
前記ＩＣソケットに試験対象となるＩＣをセットして高速試験を行うことを特徴とするＩＣの高速試験装置。
請求項２において，
前記スクランブル部は前記高速信号処理部の各端末とＩＣソケットの各端子を接続する多数の選択スイッチにより構成され，前記選択スイッチは，前記試験装置本体の本体回路から試験対象のＩＣの規格に対応した制御信号により切替えることを特徴とするＩＣの高速試験装置。