JP5171811B2 - 試験装置および電子デバイス - Google Patents

Description

本発明は、試験装置および電子デバイスに関する。特に本発明は、低速デバイスと高速デバイスとを一台の試験装置で試験できる、あるいは低速部と高速部を併せ持つデバイスを試験できる試験装置および電子デバイスに関する。本出願は、下記の日本出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
１．出願番号 １１／６９０，１４１ 出願日２００７年０３月２３日

試験デバイス（ＤＵＴ：Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ）を試験する試験装置では、試験信号をＤＵＴの端子に入力してＤＵＴの端子から当該試験信号に応答する出力信号を得る。そして当該試験信号をＤＵＴに入力した場合に期待される期待値と前記出力信号とを比較してＤＵＴの機能を試験する。ここで試験信号をＤＵＴの各端子に入力するタイミングは、タイミング発生器が発生したタイミング信号で指定する。またＤＵＴからの出力信号を取得するタイミングは、タイミング発生器が発生したストローブ信号で指定する。

タイミング信号およびストローブ信号は、タイミング発生器のタイミングメモリに記録されたタイミングデータに基づき可変遅延回路によって生成する。たとえば、日本国公開特許公報の特開昭６１−４７５７３号公報には、遅延設定器に設定された遅延データの上位データを粗遅延器に入力して、周期発生器からのパルスを遅延することが記載されている。そして当該粗遅延器によって遅延されたパルスと遅延データの下位データとを微小遅延回路に入力して、当該遅延データに応じて遅延されたパルスを出力することが記載されている。

ところで、ｋＨｚオーダーの応答周波数を有する低速デバイスとＧＨｚオーダーの応答周波数を有する高速デバイスとを一台の試験装置で試験したい場合がある。あるいはｋＨｚオーダーの応答周波数を有する低速部とＧＨｚオーダーの応答周波数を有する高速部とを併せ持つデバイスを試験したい場合がある。

しかし、このような低速デバイスと高速デバイスとを一台の試験装置で試験する場合、あるいは低速部と高速部とを併せ持つデバイスを試験する場合には、前記したタイミング信号あるいはストローブ信号の設定できる範囲を広域化しなければならない。たとえば応答周波数が１ｋＨｚ程度の低速デバイスでは、その応答周期（１ｍｓｅｃ）に対し０．１％程度の分解能（１μｓｅｃ）が要請されると共に応答周期の１０００倍程度（１ｓｅｃ）の周期で試験周期が設定できることを要求される。応答周波数が１ＧＨｚ程度の高速デバイスでは同様に、その応答周期（１ｎｓｅｃ）に対する０．１％程度の分解能（１ｐｓｅｃ）と共に応答周期の１０００倍程度（１μｓｅｃ）の試験周期が要求される。

つまり、ｋＨｚオーダーの応答周波数を有する低速デバイスとＧＨｚオーダーの応答周波数を有する高速デバイスとを一台の試験装置で試験するには、１ｍｓｅｃから１ｐｓをカバーするダイナミックレンジでタイミングを設定することが要請される。このような広帯域の設定範囲をバイナリで表現すると約３０ビットに相当する。タイミング信号を生成するための回路として３０ビットものダイナミックレンジを実現するには、回路規模が大きくなり好ましくない。

そこで本発明の１つの側面においては、上記の課題を解決することのできる試験装置および電子デバイスを提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

即ち、本発明の第１の形態によると、被試験デバイスを試験する試験装置であって、被試験デバイスに供給する試験信号の変化タイミングおよび被試験デバイスが出力する出力信号の取得タイミングの少なくとも１つのタイミングを定めるタイミングデータを出力するタイミングデータ出力部と、試験装置の基準クロックのパルスを指定された遅延データに応じた遅延量遅延させて、タイミングに応じた変化点を有するタイミング信号を発生する可変遅延回路と、タイミングを設定する設定範囲が変更されたことに応じて、タイミングデータが１単位変化した場合における遅延データの変化量を変更する範囲変更部と、を備える試験装置を提供する。

なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。

本発明の一実施形態によれば、低速デバイスと高速デバイスとを一台の試験装置で試験できる試験装置および電子デバイスを実現できる。あるいは低速部と高速部とを併せ持つデバイスを試験できる試験装置および電子デバイスを実現できる。

図１は、本実施形態の試験装置の一例をＤＵＴと共に示す。 図２は、本実施形態のタイミング発生回路の例を示す。 図３は、本実施形態の１０ビットシフトの動作を示す。

符号の説明

１００ 試験装置
１１０ 制御装置
１２０ 周期発生器
１３０ パターン発生器
１４０ タイミング発生器
１４２ タイミングデータ出力部
１４４ 範囲変更部
１４６ 可変遅延回路
１５０ 波形成形器
１６０ ドライバ部
１７０ タイミング比較部
１８０ タイミング比較部
１９０ フェイルメモリ
２００ ＤＵＴ
３０２ タイミングメモリ
３０４ １０ビットシフト
３０６ 可変遅延回路
３０８ 粗遅延回路
３１０ 微小遅延回路
３１２ ダウンカウンタ
３１４ 論理回路

以下、発明の実施の形態を通じて本発明の一側面を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。又実施形態の中で説明されている特徴の全組み合わせが発明の解決に必須であるとは限らない。

図１は、本実施形態に係る試験装置１００の構成をＤＵＴ２００と共に示す。試験装置１００は、被試験デバイスである１または複数のＤＵＴ２００を試験する。ＤＵＴ２００としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）もしくはフラッシュメモリ等のメモリＬＳＩ、ロジックＩＣまたはロジックＬＳＩ等が例示できる。

試験装置１００は、制御装置１１０と、周期発生器１２０と、パターン発生器１３０と、タイミング発生器１４０と、波形成形器１５０と、ドライバ部１６０と、タイミング比較部１７０と、比較器１８０と、フェイルメモリ１９０とを有する。制御装置１１０は、たとえばコンピュータシステムであり、プログラムに基づいてＤＵＴ２００の試験を制御する。

周期発生器１２０は、ＤＵＴ２００の試験中に試験装置１００内の各部を動作させる基準クロックＣＬＫを発生する。また周期発生器１２０は、試験に含まれる各試験サイクルの周期を定める。試験周期は、各試験周期で同一の長さとしてもよく、試験周期毎に異なる長さとしてもよい。

パターン発生器１３０は、ＤＵＴ２００の端子に供給する試験信号のパターン（試験パターン）および試験信号がＤＵＴ２００に供給されることによってＤＵＴ２００の出力に期待される出力信号のパターン（期待値パターン）のうち少なくとも１つのパターンを含むパターンデータＰＡＴＴＥＲＮを発生する。パターンデータＰＡＴＴＥＲＮには、前記試験信号を発生するタイミングまたは前記出力信号を取得するタイミングを示すタイミング信号ＴＩＭＩＮＧ＿Ｄまたはストローブ信号ＴＩＭＩＮＧ＿Ｃを発生させるためのタイミング情報ＴＳを含む。さらにパターンデータＰＡＴＴＥＲＮには、後に説明するタイミング発生器１４０のタイミングデータ出力部で使用する設定範囲指定データを含む。

パターン発生器１３０は、周期発生器１２０により定められた試験周期毎にパターンデータＰＡＴＴＥＲＮを発生する。パターン発生器１３０は、生成したパターンデータＰＡＴＴＥＲＮをタイミング発生器１４０に供給する。またパターン発生器１３０は、パターンデータＰＡＴＴＥＲＮ内の少なくとも試験パターンに係るデータを波形成形器１５０に供給する。さらにパターン発生器１３０は、パターンデータＰＡＴＴＥＲＮ内の少なくとも期待値パターンに係るデータを比較器１８０に供給する。パターン発生器１３０として、試験プログラムの命令列に従って対応する試験パターンを生成するシーケンシャル・パターン・ジェネレータ、あるいは予め定められたアルゴリズムに基づいて試験パターンを生成するアルゴリズミック・パターン・ジェネレータが例示できる。

タイミング発生器１４０は、ＤＵＴ２００に加える試験信号をハイレベルまたはローレベルにするタイミングを示すタイミング信号ＴＩＭＩＮＧ＿Ｄと、ＤＵＴ２００の出力信号を取得するタイミングを示すストローブ信号ＴＩＭＩＮＧ＿Ｃとを出力する。タイミング信号ＴＩＭＩＮＧ＿Ｄおよびストローブ信号ＴＩＭＩＮＧ＿Ｃは、パターン発生器１３０から指定されたタイミング情報ＴＳ及び／又は予めタイミング発生器１４０に設定されたタイミング情報に基づき基準クロックＣＬＫを遅延させて生成する。タイミング発生器１４０は、生成したタイミング信号ＴＩＭＩＮＧ＿Ｄおよびストローブ信号ＴＩＭＩＮＧ＿Ｃを各々ドライバ部１６０およびタイミング比較部１７０に供給する。

タイミング発生器１４０は、タイミングデータ出力部１４２、範囲変更部１４４および可変遅延回路１４６を有する。タイミングデータ出力部１４２は、パターン発生器１３０から取得したタイミング情報ＴＳ及び／又は予め設定されたタイミング情報に基づき、タイミングデータＴ＿ＤＡＴＡを出力する。タイミングデータ出力部１４２は、ＤＵＴ２００に供給する試験信号の変化タイミングおよびＤＵＴ２００が出力する出力信号の取得タイミングのうち少なくとも１つのタイミングを定めるタイミングデータＴ＿ＤＡＴＡを出力する。また、タイミングデータ出力部１４２は、次に説明する範囲変更部１４４で使用する設定範囲指定データとしてバンド選択信号ＢＡＮＤ＿ＳＥＬを出力する。

範囲変更部１４４は、タイミングデータ出力部１４２からのタイミングデータＴ＿ＤＡＴＡおよびバンド選択信号ＢＡＮＤ＿ＳＥＬを取得して遅延データＤ＿ＤＡＴＡを生成する。生成した遅延データＤ＿ＤＡＴＡは、可変遅延回路１４６に出力する。範囲変更部１４４は、バンド選択信号ＢＡＮＤ＿ＳＥＬに応じて、タイミングデータＴ＿ＤＡＴＡが一単位変化した場合における遅延データＤ＿ＤＡＴＡの変化量を変更する。たとえばバンド選択信号ＢＡＮＤ＿ＳＥＬとして変化量１倍が選択された場合には、タイミングデータＴ＿ＤＡＴＡが一単位変化したとき遅延データＤ＿ＤＡＴＡも１単位変化する。バンド選択信号ＢＡＮＤ＿ＳＥＬとして変化量１０２４倍が選択された場合には、タイミングデータＴ＿ＤＡＴＡが一単位変化したとき遅延データＤ＿ＤＡＴＡは１０２４単位変化する。

可変遅延回路１４６は、基準クロックＣＬＫのパルスを遅延データＤ＿ＤＡＴＡに応じた遅延量遅延させて、タイミング信号ＴＩＭＩＮＧ＿Ｄまたはストローブ信号ＴＩＭＩＮＧ＿Ｃを発生する。たとえば可変遅延回路１４６は、基準クロックＣＬＫの前記パルスを粗遅延時間だけ遅延する粗遅延回路と、粗遅延した前記パルスを微小遅延時間だけさらに遅延する微小遅延回路とを含む。粗遅延回路は、たとえば前記パルスを基準クロックＣＬＫの整数倍周期に相当する粗遅延時間だけ遅延できる。微小遅延回路は、たとえば前記パルスを基準クロックＣＬＫの１周期未満の微小遅延時間だけ遅延できる。

波形成形器１５０は、パターン発生器１３０から入力された試験パターンを波形成形する。波形成形器１５０は、試験パターンに基づく波形成形後の信号をドライバ部１６０に供給する。

ドライバ部１６０は、波形成形器１５０から入力された波形成形後の試験パターンに基づく信号を、タイミング信号ＴＩＭＩＮＧ＿Ｄで指定するタイミングで論理値Ｈまたは論理値Ｌにドライブする。さらにドライバ部１６０は、ドライブした論理値Ｈまたは論理値Ｌの信号を指定された電圧振幅レベルに変換して、試験信号としてＤＵＴ２００の端子へ出力する。

タイミング比較部１７０は、ＤＵＴ２００の端子から出力された出力信号をストローブ信号ＴＩＭＩＮＧ＿Ｃで指定されたタイミングで取得する。その後タイミング比較部１７０は、取得した結果を比較器１８０に供給する。タイミング比較部１７０は、たとえばＤＵＴ２００の出力信号の電圧と、論理値Ｈを示すレベル電圧ＶｉＨおよび論理値Ｌを示すレベル電圧ＶｉＬとを比較して、比較結果に基づき出力信号の論理値を出力する。

比較器１８０は、タイミング比較部１７０によりストローブ信号ＴＩＭＩＮＧ＿Ｃで指定されたタイミングで取得したＤＵＴ２００の出力信号の論理値と、パターン発生器１３０から入力した当該出力信号の期待値パターンとを比較する。比較器１８０は、比較の結果として期待値との一致／不一致等を示す比較結果をフェイルメモリ１９０に出力する論理比較器を含んでもよい。フェイルメモリ１９０は、比較器１８０による比較結果を記憶する。

以上のように、本実施形態のタイミング発生器１４０は、タイミングデータＴ＿ＤＡＴＡが一単位変化した場合における遅延データＤ＿ＤＡＴＡの変化量をバンド選択信号ＢＡＮＤ＿ＳＥＬによって変更する範囲変更部１４４を備える。タイミング信号ＴＩＭＩＮＧ＿Ｄ等は遅延データＤ＿ＤＡＴＡに基づき可変遅延回路１４６によって発生されるから、バンド選択信号ＢＡＮＤ＿ＳＥＬを選択することにより、タイミング信号ＴＩＭＩＮＧ＿Ｄ等の設定範囲を拡大できる。

図２は、タイミング発生器１４０の一例を示す。タイミング発生器１４０は、タイミングメモリ３０２、１０ビットシフト３０４および可変遅延回路３０６を有する。

タイミングメモリ３０２は、タイミングデータ出力部１４２の一例であってよい。タイミングメモリ３０２は、周期発生器１２０からの試験周期信号ＲＡＴＥとパターン発生器１３０からのパターンデータＰＡＴＴＥＲＮとを受けて、タイミングデータＴ＿ＤＡＴＡの上位ビットＵＰＰＥＲ＿ｂｉｔ、タイミングデータＴ＿ＤＡＴＡの下位ビットＬＯＷＥＲ＿ｂｉｔおよびバンド選択信号ＢＡＮＤ＿ＳＥＬを出力する。タイミングメモリ３０２は、タイミングデータＴ＿ＤＡＴＡとして、たとえば２０ビットのバイナリデータを出力する。

１０ビットシフト３０４は、範囲変更部１４４の一例であってよい。１０ビットシフト３０４は、タイミングメモリ３０２からのバンド選択信号ＢＡＮＤ＿ＳＥＬに応じて、タイミングデータＴ＿ＤＡＴＡを１０ビットシフトする、またはビットシフトしない。１０ビットシフト３０４は、前記選択に応じてビットシフトしたまたはしなかったデータを、遅延データＤ＿ＤＡＴＡとして可変遅延回路３０６に出力する。ビットシフトしたまたはしなかったデータは、遅延データＤ＿ＤＡＴＡの上位フィールドＵＰＰＥＲ＿ＦＩＥＬＤおよび遅延データＤ＿ＤＡＴＡの下位フィールドＬＯＷＥＲ＿ＦＩＥＬＤに格納する。１０ビットシフト３０４は、遅延データＤ＿ＤＡＴＡとして、たとえば３０ビットのバイナリデータを出力する。

可変遅延回路３０６は、粗遅延回路３０８および微小遅延回路３１０を有する。粗遅延回路３０８は、遅延データＤ＿ＤＡＴＡの上位フィールドＵＰＰＥＲ＿ＦＩＥＬＤの値がその入力Ｄに入力されるダウンカウンタ３１２と、値０が入力されたときに論理値Ｈを出力する論理回路３１４とを有する。ダウンカウンタ３１２の出力Ｑは論理回路３１４に入力される。ダウンカウンタ３１２の入力ＤＯＷＮには論理値Ｈが入力される。またダウンカウンタ３１２のトリガ入力には基準クロックＣＬＫが入力される。

粗遅延回路３０８は、遅延データＤ＿ＤＡＴＡの上位フィールドＵＰＰＥＲ＿ＦＩＥＬＤの値が０になるまで基準クロックＣＬＫをカウントして、０になったときに粗遅延信号ＣＯＡＲＳＥとして論理値Ｈを出力する。つまり、粗遅延回路３０８では、粗遅延時間Ｔｃ（基準クロックＣＬＫの周期に遅延データＤ＿ＤＡＴＡの上位フィールドＵＰＰＥＲ＿ＦＩＥＬＤで指定される数を乗じた時間）だけパルスを遅延させた粗遅延信号ＣＯＡＲＳＥを生成する。

微小遅延回路３１０は、粗遅延回路３０８からの粗遅延信号ＣＯＡＲＳＥと、遅延データＤ＿ＤＡＴＡの下位フィールドＬＯＷＥＲ＿ＦＩＥＬＤの値とを受け、粗遅延信号ＣＯＡＲＳＥのパルスに微小遅延時間を付加したパルスを生成してタイミング信号ＴＩＭＩＮＧ＿Ｄまたはストローブ信号ＴＩＭＩＮＧ＿Ｃを発生する。なお、図２ではタイミング信号ＴＩＭＩＮＧ＿Ｄまたはストローブ信号ＴＩＭＩＮＧ＿Ｃを総称してタイミング信号ＴＩＭＩＮＧと表記している。微小遅延回路３１０は、たとえば粗遅延信号ＣＯＡＲＳＥを基準クロックＣＬＫの１周期未満の微小遅延時間だけ遅延できる。

図３は、図２に示すタイミング発生器１４０の動作の一例を示す。２０ビットのタイミングデータＴ＿ＤＡＴＡがタイミングメモリ３０２によって与えられる。タイミングデータＴ＿ＤＡＴＡの上位ビットＵＰＰＥＲ＿ｂｉｔ（１０ビット）および下位ビットＬＯＷＥＲ＿ｂｉｔ（１０ビット）は、バンド選択信号ＢＡＮＤ＿ＳＥＬに応じて、遅延データＤ＿ＤＡＴＡの上位フィールドＵＰＰＥＲ＿ＦＩＥＬＤ（２０ビット）および下位フィールドＬＯＷＥＲ＿ＦＩＥＬＤ（１０ビット）に割り当てられる。

バンド選択信号ＢＡＮＤ＿ＳＥＬが論理値Ｈの場合、タイミングデータＴ＿ＤＡＴＡの上位ビットＵＰＰＥＲ＿ｂｉｔ（１０ビット）および下位ビットＬＯＷＥＲ＿ｂｉｔ（１０ビット）は、遅延データＤ＿ＤＡＴＡの上位フィールドＵＰＰＥＲ＿ＦＩＥＬＤ（２０ビット）に入力される。遅延データＤ＿ＤＡＴＡの下位フィールドＬＯＷＥＲ＿ＦＩＥＬＤ（１０ビット）の各ビットには０が入力される。

バンド選択信号ＢＡＮＤ＿ＳＥＬが論理値Ｌの場合、タイミングデータＴ＿ＤＡＴＡの上位ビットＵＰＰＥＲ＿ｂｉｔ（１０ビット）は、遅延データＤ＿ＤＡＴＡの上位フィールドＵＰＰＥＲ＿ＦＩＥＬＤ（２０ビット）の下位１０ビットに入力される。タイミングデータＴ＿ＤＡＴＡの下位ビットＬＯＷＥＲ＿ｂｉｔ（１０ビット）は、遅延データＤ＿ＤＡＴＡの下位フィールドＬＯＷＥＲ＿ＦＩＥＬＤ（１０ビット）に入力される。遅延データＤ＿ＤＡＴＡの上位フィールドＵＰＰＥＲ＿ＦＩＥＬＤ（２０ビット）の上位１０ビットには０が入力される。

上記のように範囲変更部１４４によってタイミングデータＴ＿ＤＡＴＡが遅延データＤ＿ＤＡＴＡに変換される。そして遅延データＤ＿ＤＡＴＡに基づきタイミング信号ＴＩＭＩＮＧ＿Ｄ等が生成される。上記の場合、タイミング信号ＴＩＭＩＮＧ＿Ｄ等の設定範囲は、バンド選択信号ＢＡＮＤ＿ＳＥＬの選択により、タイミングデータＴ＿ＤＡＴＡで指定できる範囲の１倍または１０２４倍に変更される。

すなわち、バンド選択信号ＢＡＮＤ＿ＳＥＬが論理値Ｌの場合には、タイミングデータＴ＿ＤＡＴＡの上位１０ビット分で指定できる二進値の範囲（０〜１０２３）に基準クロックＣＬＫの周期を乗じた期間でタイミングの設定が可能になる。なお、この場合タイミングデータＴ＿ＤＡＴＡの下位１０ビット分で基準クロックＣＬＫの１周期未満の微小遅延時間が指定されるので望ましい設定精度は確保できる。

また、バンド選択信号ＢＡＮＤ＿ＳＥＬが論理値Ｈの場合には、タイミングデータＴ＿ＤＡＴＡの上位１０ビットおよび下位１０ビットの２０ビット分で指定できる二進値の範囲（０〜１０４８５７５）に基準クロックＣＬＫの周期を乗じた期間でタイミングの設定が可能になる。なお、この場合、望ましい設定精度は粗遅延回路３０８によって確保されるので微小遅延回路３１０による遅延は為されない。

以上の通り、本実施形態の試験装置によれば、バンド選択信号ＢＡＮＤ＿ＳＥＬの選択に応じてタイミング信号ＴＩＭＩＮＧ＿Ｄあるいはストローブ信号ＴＩＭＩＮＧ＿Ｃの設定範囲を拡大できる。この結果、たとえば２０ビットのタイミングデータＴ＿ＤＡＴＡで３０ビットに相当するタイミング設定範囲を望ましい設定精度で確保できる。よって、回路規模を増大することなく、たとえばｋＨｚオーダーの応答周波数を有する低速デバイスとＧＨｚオーダーの応答周波数を有する高速デバイスとを一台の試験装置で試験できる。また、ｋＨｚオーダーの応答周波数を有する低速部とＧＨｚオーダーの応答周波数を有する高速部とを併せ持つデバイスを試験できる。

以上、本発明の一側面を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができる。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

たとえば、試験装置１００は、試験対象となる被試験回路と共に同一の電子デバイスに設けられた試験回路であってもよい。当該試験回路は、電子デバイスのＢＩＳＴ回路等として実現され、被試験回路を試験することにより電子デバイスの診断等を実施する。これにより、当該試験回路は、被試験回路となる回路が、電子デバイスとしての本来の目的に従った正常な動作または機能を実現できるかどうかをチェックすることができる。

また、試験装置１００は、試験対象となる被試験回路と同一のボードまたは同一の装置内に設けられた試験回路であってもよい。このような試験回路も、上述のように被試験回路が本来の目的に従った正常な動作または機能を実現できるかどうかをチェックすることができる。

また、前記実施形態では、範囲変更部１４４として１０ビットシフト３０４を例示した。しかし、範囲変更部１４４として、タイミングデータＴ＿ＤＡＴＡに設定範囲に応じた倍数を乗じて遅延データＤ＿ＤＡＴＡを生成する乗算器等を適用することもできる。

また、前記実施形態では、タイミングデータＴ＿ＤＡＴＡが２０ビットの例、遅延データＤ＿ＤＡＴＡが３０ビットの例、あるいは１０ビットシフト３０４でのビットシフト量が１０ビットである例、を例示した。しかし、これらビット数は例示の数値に限られず、任意のビット数あるいはビットシフト量を適用できる。

また、前記実施形態では、バンド選択信号ＢＡＮＤ＿ＳＥＬとして１ビットの論理値ＨまたはＬ、すなわちビットシフトする場合に選択できるバンドが１つの場合（ビットシフトしない場合を併せて選択できるバンド数が２の場合）を例示した。しかし、選択できるバンド数は複数であってよく、たとえばビットシフトしない場合をバンド０、５ビットシフトする場合をバンド１、１０ビットシフトする場合をバンド２のように２以上の複数バンドを選択できるようにしてもよい。

また、前記実施形態では、バンド選択信号ＢＡＮＤ＿ＳＥＬが論理値Ｈの場合、微小遅延回路３１０は機能しない（遅延データＤ＿ＤＡＴＡの下位フィールドＬＯＷＥＲ＿ＦＩＥＬＤの全ビットに０が入力される）例を示した。しかし、タイミングデータＴ＿ＤＡＴＡのビットシフト量を８ビット等にして、遅延データＤ＿ＤＡＴＡの下位フィールドＬＯＷＥＲ＿ＦＩＥＬＤに２ビット分等残るようにしてもよい。この場合、下位フィールドＬＯＷＥＲ＿ＦＩＥＬＤに残った２ビット分等のデータは微小遅延回路３１０での微小遅延時間の計算に反映される。

また、バンド選択はＤＵＴ２００の入出力端子ごとに設定できるようにしてもよい。また、試験周期（試験サイクル）ごとにバンド選択信号ＢＡＮＤ＿ＳＥＬを設定して、バンドを切り替えるようにしてもよい。さらに、試験周期の任意の時間でバンドを切り替えることも出来る。

また、前記実施形態では、タイミングメモリ３０２によってタイミングデータＴ＿ＤＡＴＡを指定する例を示した。しかし、タイミングデータＴ＿ＤＡＴＡはタイミングメモリ３０２から読み出すことに限られず、たとえばタイミング情報から計算により求めてもよい。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

Claims (12)

1. 被試験デバイスを試験する試験装置であって、
   前記被試験デバイスに供給する試験信号の変化タイミングおよび前記被試験デバイスが出力する出力信号の取得タイミングの少なくとも１つのタイミングを定めるタイミングデータを出力するタイミングデータ出力部と、
   当該試験装置の基準クロックのパルスを指定された遅延データに応じた遅延量遅延させて、前記タイミングに応じた変化点を有するタイミング信号を発生する可変遅延回路と、
   前記タイミングを設定する設定範囲が変更されたことに応じて、前記タイミングデータが１単位変化した場合における前記遅延データの変化量を変更する範囲変更部と、
   を備え、
   前記可変遅延回路は、
   前記遅延データの上位フィールドの値に応じて、前記基準クロックのパルスを、前記基準クロックの整数倍遅延させた粗遅延信号を発生する粗遅延回路と、
   前記遅延データの下位フィールドの値に応じて、前記粗遅延信号を前記基準クロックの周期未満の遅延量分遅延させた前記タイミング信号を発生する微小遅延回路と、
   を有し、
   前記範囲変更部は、
   第１の前記設定範囲が指定されたことに応じて、前記タイミングデータを前記遅延データとし、
   前記第１の設定範囲より広い第２の前記設定範囲が指定されたことに応じて、前記タイミングデータを予め定められたビット数分上位側へシフトした値を前記遅延データとして、
   前記範囲変更部は、前記第２の設定範囲が指定された場合、タイミングデータの一部が前記微小遅延回路に残るように前記タイミングデータをシフトさせる
   試験装置。
2. 前記範囲変更部は、前記タイミングデータに、前記設定範囲に応じた倍数を乗じた前記遅延データを前記可変遅延回路へ出力する請求項１に記載の試験装置。
3. 前記範囲変更部は、前記タイミングデータを、前記設定範囲に応じたビット数分シフトした前記遅延データを前記可変遅延回路へ出力する請求項１に記載の試験装置。
4. 前記範囲変更部は、前記第２の設定範囲が指定されたことに応じて、前記遅延データの上位フィールドの値を前記タイミングデータの値とし、前記遅延データの下位フィールドの値を０とする請求項１から３のいずれか１項に記載の試験装置。
5. 前記被試験デバイスを試験する試験サイクル毎に、試験サイクルの周期を決定する周期発生器を更に備え、
   前記タイミングデータ出力部は、前記試験サイクルの周期に応じて前記設定範囲を変更する、
   請求項１から４のいずれか１項に記載の試験装置。
6. 前記被試験デバイスを試験する試験サイクル毎に、当該試験サイクルにおいて前記被試験デバイスに供給すべき試験パターンおよび当該試験サイクルにおける前記被試験デバイスからの出力信号の期待値パターンの少なくとも１つのパターンデータを出力するパターン発生器を更に備え、
   前記タイミングデータ出力部は、前記パターンデータの一部として含まれる設定範囲指定データの値に応じて、前記タイミングデータが１単位変化した場合における前記遅延データの変化量を決定する、
   請求項１から５のいずれか１項に記載の試験装置。
7. 試験回路と、試験対象となる被試験回路とを備える電子デバイスであって、
   前記試験回路は、
   前記被試験回路に供給する試験信号の変化タイミングおよび前記被試験回路が出力する出力信号の取得タイミングの少なくとも１つのタイミングを定めるタイミングデータを出力するタイミングデータ出力部と、
   当該電子デバイスの基準クロックのパルスを指定された遅延データに応じた遅延量遅延させて、前記タイミングに応じた変化点を有するタイミング信号を発生する可変遅延回路と、
   前記タイミングを設定する設定範囲が変更されたことに応じて、前記タイミングデータが１単位変化した場合における前記遅延データの変化量を変更する範囲変更部と、
   を備え、
   前記可変遅延回路は、
   前記遅延データの上位フィールドの値に応じて、前記基準クロックのパルスを、前記基準クロックの整数倍遅延させた粗遅延信号を発生する粗遅延回路と、
   前記遅延データの下位フィールドの値に応じて、前記粗遅延信号を前記基準クロックの周期未満の遅延量分遅延させた前記タイミング信号を発生する微小遅延回路と、
   を有し、
   前記範囲変更部は、
   第１の前記設定範囲が指定されたことに応じて、前記タイミングデータを前記遅延データとし、
   前記第１の設定範囲より広い第２の前記設定範囲が指定されたことに応じて、前記タイミングデータを予め定められたビット数分上位側へシフトした値を前記遅延データとして、
   前記範囲変更部は、前記第２の設定範囲が指定された場合、タイミングデータの一部が前記微小遅延回路に残るように前記タイミングデータをシフトさせる
   電子デバイス。
8. 前記範囲変更部は、前記タイミングデータに、前記設定範囲に応じた倍数を乗じた前記遅延データを前記可変遅延回路へ出力する請求項７に記載の電子デバイス。
9. 前記範囲変更部は、前記タイミングデータを、前記設定範囲に応じたビット数分シフトした前記遅延データを前記可変遅延回路へ出力する請求項７に記載の電子デバイス。
10. 前記範囲変更部は、前記第２の設定範囲が指定されたことに応じて、前記遅延データの上位フィールドの値を前記タイミングデータの値とし、前記遅延データの下位フィールドの値を０とする請求項７から９のいずれか１項に記載の電子デバイス。
11. 前記被試験回路を試験する試験サイクル毎に、試験サイクルの周期を決定する周期発生器を更に備え、
    前記タイミングデータ出力部は、前記試験サイクルの周期に応じて前記設定範囲を変更する、
    請求項７から１０のいずれか１項に記載の電子デバイス。
12. 前記被試験回路を試験する試験サイクル毎に、当該試験サイクルにおいて前記被試験回路に供給すべき試験パターンおよび当該試験サイクルにおける前記被試験回路からの出力信号の期待値パターンの少なくとも１つのパターンデータを出力するパターン発生器を更に備え、
    前記タイミングデータ出力部は、前記パターンデータの一部として含まれる設定範囲指定データの値に応じて、前記タイミングデータが１単位変化した場合における前記遅延データの変化量を決定する、
    請求項７から１１のいずれか１項に記載の電子デバイス。

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