KR101429257B1 - 메모리 테스터에서 레이트 및 타이밍 발생장치 - Google Patents

Abstract

FPGA(Field Programmable Gate Array)를 이용하여 알고리즘 패턴 발생기(Algorithmic Pattern Generator; ALPG)를 구현하는 경우 FPGA 내부에 있는 고속 서데스(Serializer & de-serializer; SERDES)를 이용하여 레이트 및 타이밍을 발생할 수 있도록 한 메모리 테스터에서 레이트 및 타이밍 발생장치가 개시된다.
개시된 메모리 테스터에서 레이트 및 타이밍 발생장치는, 메모리를 테스트하기 위한 명령 및 패턴 데이터를 출력하는 호스트 단말기, 호스트 단말기의 제어 명령에 따라 메모리를 테스트하는 테스트 제어수단으로 이루어진 메모리 테스터에 있어서, 상기 테스트 제어수단은, 상기 호스트 단말기와 인터페이스를 위한 통신 인터페이스; 상기 통신 인터페이스와 연계하고, 상기 호스트 단말기로부터 전송된 테스트 명령에 따라 테스트 패턴을 발생하여 메모리를 테스트하고, 서데스를 이용하여 동작에 필요한 클록을 생성하는 알고리즘 패턴 발생기(ALPG)를 포함한다.

Description

메모리 테스터에서 레이트 및 타이밍 발생장치{Rate and timing generator in memory tester}

본 발명은 메모리 테스터(memory tester)에서 레이트(rate) 및 타이밍(timing) 발생장치에 관한 것으로서, 더욱 상세하게는 FPGA(Field Programmable Gate Array)를 이용하여 알고리즘 패턴 발생기(Algorithmic Pattern Generator; ALPG)를 구현하는 경우 FPGA 내부에 있는 고속 서데스(Serializer & de-serializer; SERDES)를 이용하여 레이트 및 타이밍을 발생할 수 있도록 한 메모리 테스터에서 레이트 및 타이밍 발생장치에 관한 것이다.

일반적으로, 메모리는 컴퓨터, 통신시스템, 화상처리시스템 등에서 사용되는 데이터나 명령 등을 일시적 또는 영구적으로 저장하기 위하여 사용되는 것을 총칭하는 것으로서, 대표적으로 반도체, 테이프, 디스크, 광학방식 등이 있는데 현재 반도체 메모리가 대부분을 차지하고 있다. 이런 반도체 메모리는 데이터 저장방식의 전기적 특성 등에 따라 구분되는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), Flash Memory, ROM(Read Only Memory) 등의 여러 종류가 있는데 이중 DRAM이 차지하는 비중이 가장 크다.

이러한 메모리가 양산되면 테스트 과정을 거쳐 출하가 되는 데, 양산한 IC 메모리가 정상적으로 동작하는지 어떤지를 검사하는 장치가 메모리 테스터이며, 그 공정은 자동화되어 있고 결과는 내장된 컴퓨터에 의해서 처리된다.

도 1에 종래의 메모리 테스터가 도시된다.

도 1에 도시된 종래의 메모리 테스터는, 호스트 단말기(110), 네트워크(120), 테스트 제어수단(130) 및 메모리(140)로 구성된다. 여기서 메모리(140)는 실제 테스트 제어수단(130)과 복수의 채널을 통해 다수가 연결되나, 도 1에서는 설명의 편의를 위해서 하나의 메모리만을 도시하였다.

호스트 단말기(110)는 사용자로부터 메모리 테스트를 위한 테스트 조건을 입력받기 위한 역할을 하며, 네트워크(120)는 호스트 단말기(110)와 테스트 제어수단(120) 간을 특정 통신방식으로 연결해주는 작용을 한다.

테스트 제어수단(130)은 통신 인터페이스(131), 알고리즘 패턴 발생기(ALPG)(132), 레이트(rate) 및 타이밍(timing) 발생기(RGTG)(133), 지연기(134)로 구성된다.

통신 인터페이스(131)는 한 개의 호스트 단말기(110)와 ALPG(132) 사이에 통신을 할 수 있도록 특정한 통신 방식을 제공해주는 역할을 한다.

레이트 및 타이밍 발생기(133)는 상기 ALPG(132)에서 필요한 클록의 레이트 및 타이밍을 원하는 대로 맞추어 출력하는 역할을 하며, 지연기(134)는 상기 레이트 및 타이밍 발생기(133)에서 만들어진 타이밍에 1레이트 클록 분해능(resolution) 이하의 미세한 타이밍의 변화를 발생하여, 클록(BCLK_DSK/CCLK_DSK)을 생성하고, 이를 ALPG(132)에 제공해주는 역할을 한다.

ALPG(132)는 메모리(140)를 테스트하기 위한 패턴 데이터를 발생하고 상기 메모리(140)로부터 데이터를 읽어 패턴 데이터와 비교하여 패스(pass)/실패(fail)를 판정하여 메모리(140)의 양부를 판정하는 역할을 한다.

이와 같이 구성된 종래의 메모리 테스터는 호스트 단말기(110)에서 메모리들을 테스트하기 위해서 통신 인터페이스(131)를 통해 ALPG(132) 레지스터 등을 설정하고, 패턴 데이터를 ALPG(132)내부에 있는 패턴 메모리에 전송한다.

이렇게 전송되는 패턴 데이터는 통신 인터페이스(131)를 통해 ALPG(132)에 전송되는 데, 이를 위해서 통신 인터페이스(131)는 특정한 통신 방식을 이용한다. 예컨대, 통신 인터페이스(131)와 ALPG(132)는 병렬통신방식과 직렬통신방식 중에서 한 가지를 선택하여 구성된다. 그리고 데이터를 주고 받을 때 ALPG(132)의 ID(ALPG identification), 오류 검출 코드(CRC) 등의 정보를 데이터에 부가한 프로토콜(protocol)을 이용한다.

ALPG(132)는 테스트 명령 및 패턴 데이터가 입력되면 필요한 클록을 이용하여 상기 테스트 명령 및 패턴 데이터를 메모리(140)로 전송하고, 상기 메모리(140)로부터 판독 데이터를 읽어들여 상기 클록에 맞추어 처리한 후 메모리의 양부를 판정하게 된다. 그리고 메모리의 양부를 판정한 테스트 결과 데이터를 네트워크(120)를 통해 호스트 단말기(110)로 전송하여, 사용자가 메모리 테스트 결과를 용이하게 확인할 수 있도록 해준다.

이렇게 ALPG(132)에서 메모리의 테스트를 수행하는 동작을 수행하기 위해서는 클록(clock)이 필요한 데, 이러한 클록 신호를 만들기 위해서 다수개의 클록 채널을 갖는 레이트 및 타이밍 발생기(133)와 채널 개수 만큼의 지연기(134)가 필요하게 된다.

즉, ALPG(132)에서 필요로 하는 클록을 만들기 위해서 FPGA외부에 지연 회로와 레이트 및 타이밍 발생기를 구현하였다.

그러나 상기와 같은 종래기술은 ALPG에 필요한 클록 신호를 만들기 위해서 FPGA로 구성된 ALPG 외부에 다수개의 클록 채널을 갖는 레이트 및 타이밍 발생기와 채널 개수만큼의 지연회로를 구현하였기 때문에, 전체적인 메모리 테스터의 구성이 복잡해지고, 메모리 테스터의 부피가 커지게 되며, 전력 소모도 많이 소요되고, 메모리 테스터의 구현 비용도 많이 증가하는 단점이 있었다.

또한, 다수의 지연 회로를 이용하게 되면 지연 회로와 레이트 및 타이밍 발생기 간의 선들이 연결되어야 하므로 인쇄회로기판(PCB)의 복잡도도 증가하게 되는 문제점이 있었다.

또한, 지연 회로의 사용으로 인해 지연 회로의 tPD(propagation delay time)와 지연회로에 입력되는 펄스 폭(pulse width) 등으로 인하여 on-the-fly로 레이트와 타이밍을 바꿀 경우 제한이 발생하게 되며, 지연 회로를 제어하는 로직이 상당히 복잡해지는 문제점도 있었다.

이에 본 발명은 상기와 같은 종래기술에서 발생하는 제반 문제점을 해결하기 위해서 제안된 것으로서,

본 발명이 해결하고자 하는 과제는 FPGA(Field Programmable Gate Array)를 이용하여 알고리즘 패턴 발생기(Algorithmic Pattern Generator; ALPG)를 구현하는 경우 FPGA 내부에 있는 고속 서데스(Serializer & de-serializer; SERDES)를 이용하여 레이트 및 타이밍을 발생할 수 있도록 한 메모리 테스터에서 레이트 및 타이밍 발생장치를 제공하는 데 있다.

본 발명이 해결하고자 하는 다른 과제는 FPGA에 내장되어 있는 고속의 서데스를 이용하여 서데스에서 낼 수 있는 성능(UI: Unit Interval)에 대응하는 분해능을 갖는 레이트 및 타이밍 발생이 가능하도록 한 메모리 테스터에서 레이트 및 타이밍 발생장치를 제공하는 데 있다.

본 발명이 해결하고자 하는 또 다른 과제는 FPGA에 내장되어 있는 고속의 서데스를 이용하여 레이트 및 타이밍 발생기를 구현함으로써, FPGA 외부에 별도로 지연 회로를 구비할 필요가 없어 메모리 테스터의 크기, 전력, 무게, 비용 등을 절감할 수 있도록 한 메모리 테스터의 레이트 및 타이밍 발생장치를 제공하는 데 있다.

상기와 같은 과제들을 해결하기 위한 본 발명에 따른 메모리 테스터에서 레이트 및 타이밍 발생장치는,

메모리를 테스트하기 위한 명령 및 패턴 데이터를 출력하는 호스트 단말기와, 호스트 단말기의 제어 명령에 따라 메모리를 테스트하는 테스트 제어수단으로 이루어진 메모리 테스터에 있어서,

상기 테스트 제어수단은,

상기 호스트 단말기와 인터페이스를 위한 통신 인터페이스;

상기 통신 인터페이스와 연계하고, 상기 호스트 단말기로부터 전송된 테스트 명령에 따라 테스트 패턴을 발생하여 메모리를 테스트하고, 서데스를 이용하여 동작에 필요한 클록을 생성하는 알고리즘 패턴 발생기(ALPG)를 포함하는 것을 특징으로 한다.

상기 알고리즘 패턴 발생기는,

상기 서데스를 이용하여 동작에 필요한 클록을 생성하여 서데스 전용 출력핀으로 출력하고, FPGA 외부에서 상기 서데스 출력신호를 클록 입력 핀으로 피드백 받아 사용하는 것을 특징으로 한다.

상기 알고리즘 패턴 발생기는 ,

상기 호스트 단말기로부터 전송된 레지스터 값과 패턴 데이터를 수신하고, 상기 호스트 단말기에 테스트 결과 데이터를 전송하는 ALPG 인터페이스기;

상기 패턴 데이터를 벡터 메모리에 저장하고, 메모리 테스트시 테스트 패턴의 발생을 제어하는 패턴 시퀀스 제어기;

상기 패턴 시퀀스 제어기의 제어에 따라 상기 벡터 메모리로부터 패턴 데이터를 추출하여 메모리 테스트를 위한 테스트 패턴을 발생하는 패턴 발생기;

상기 패턴 발생기에서 발생한 테스트 패턴의 출력 채널을 선택하는 핀(Pin) 데이터 선택기;

상기 핀 데이터 선택기에서 출력되는 패턴 신호의 포맷을 변환하여 패턴 인터페이스 수단에 전달하는 포맷터(formatter);

상기 벡터 메모리에 저장한 기대 데이터(쓰기 데이터 또는 벡터 데이터)와 테스트 대상 디바이스로부터 읽어들인 판독 데이터(읽기 데이터)를 비교하고, 그 비교 결과 신호를 발생하는 비교기;

상기 비교기에서 발생한 비교 결과 신호를 저장하는 실패 메모리를 포함하고,

상기 포맷터는 FPGA 외부에서 피드백되는 클록을 사용하여 패턴 신호의 포맷을 변환하는 것을 특징으로 한다.

상기 알고리즘 패턴 발생기는,

서데스를 이용하여 클록을 생성하고 생성된 클록을 상기 FPGA 외부로 출력하는 레이트 및 타이밍 발생기를 더 포함하는 것을 특징으로 한다.

상기 레이트 및 타이밍 발생기는,

고속 서데스의 n-비트의 병렬 입력에 병렬 데이터를 만들어 출력하는 복수의 서데스 데이터 발생기;

상기 복수의 서데스 데이터 발생기에 대응하게 구성되어, 상기 병렬 데이터의 입력을 다중화하여 클록을 발생하는 고속 서데스를 포함하는 것을 특징으로 한다.

상기에서 서데스 데이터 발생기는,

롬 테이블을 이용하여 입력되는 타이밍 셋트(TS)를 롬 어드레스로 변환하여 클록 발생을 위한 병렬 데이터를 발생하는 것을 특징으로 한다.

상기에서 서데스 데이터 발생기는,

실시간으로 레이트와 타이밍 정보를 입력받아 서데스의 n비트 병렬 데이터 조합 로직을 이용하여 클록 발생을 위한 병렬 데이터를 발생하는 것을 특징으로 한다.

본 발명에 따르면 FPGA(Field Programmable Gate Array)를 이용하여 알고리즘 패턴 발생기(Algorithmic Pattern Generator; ALPG)를 구현하는 경우 FPGA 내부에 있는 고속 서데스(Serializer & de-serializer; SERDES)를 이용하여 레이트 및 타이밍을 발생할 수 있는 장점이 있다.

또한, 본 발명에 따르면 FPGA에 내장되어 있는 고속의 서데스를 이용하여 서데스에서 낼 수 있는 성능(UI: Unit Interval)에 대응하는 분해능을 갖는 레이트 및 타이밍 발생도 가능한 장점이 있다.

또한, 본 발명에 따르면 FPGA에 내장되어 있는 고속의 서데스를 이용하여 레이트 및 타이밍 발생기를 구현함으로써, FPGA 외부에 별도로 지연 회로를 구비할 필요가 없어 메모리 테스터의 크기, 전력, 무게, 비용 등을 절감할 수 있는 장점이 있다.

도 1은 종래 메모리 테스터의 구성도이고,
도 2는 본 발명에 따른 메모리 테스터에서 레이트 및 타이밍 발생장치의 구성도이고,
도 3은 도 2의 ALPG의 실시 예 구성도이며,
도 4는 도 3의 레이트 및 타이밍 발생기의 실시 예 구성도이고,
도 5는 본 발명에서 파형 발생 타이밍 예시도이다.

이하 본 발명의 바람직한 실시 예를 첨부한 도면에 의거 상세히 설명하면 다음과 같다. 본 발명을 설명하기에 앞서 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그에 대한 상세한 설명은 생략한다.

본 발명은 FPGA(Field Programmable Gate Array)를 이용하여 알고리즘 패턴 발생기(Algorithmic Pattern Generator; ALPG)를 구현하는 경우 FPGA 내부에 있는 고속 서데스(Serializer & de-serializer; SERDES)를 이용하여 레이트 및 타이밍을 발생할 수 있도록 하여, FPGA 외부에 별도로 지연 회로를 구비할 필요가 없어 메모리 테스터의 크기, 전력, 무게, 비용 등을 절감할 수 있도록 한 것이며, 이를 구체적으로 설명하면 다음과 같다.

도 2는 본 발명에 따른 메모리 테스터에서 레이트 및 타이밍 발생장치의 구성도로서, 호스트 단말기(110), 네트워크(120), 테스트 제어수단(150) 및 메모리(140)로 구성된다.

호스트 단말기(110)는 메모리를 테스트하기 위한 명령 및 패턴 데이터를 출력하는 역할을 하며, 네트워크(120)는 호스트 단말기(110)와 테스트 제어수단(120)의 인터페이스를 담당하는 역할을 하며, 테스트 제어수단(150)은 호스트 단말기(110)의 제어 명령에 따라 메모리(140)를 테스트하는 역할을 한다.

여기서 테스트 제어수단(150)은 상기 호스트 단말기(110)와 인터페이스를 위한 통신 인터페이스(151)와; 상기 통신 인터페이스(151)와 연계하고, 상기 호스트 단말기(110)로부터 전송된 테스트 명령에 따라 테스트 패턴을 발생하여 메모리를 테스트하고, 서데스를 이용하여 동작에 필요한 클록을 생성하는 알고리즘 패턴 발생기(ALPG)(152)를 포함한다.

바람직하게 상기 알고리즘 패턴 발생기(152)는 도 3에 도시한 바와 같이, 상기 호스트 단말기(110)로부터 전송된 레지스터 값과 패턴 데이터를 수신하고, 상기 호스트 단말기(110)에 테스트 결과 데이터를 전송하는 ALPG 인터페이스기(152a)와; 상기 패턴 데이터를 벡터 메모리(152b)에 저장하고, 메모리 테스트시 테스트 패턴의 발생을 제어하는 패턴 시퀀스 제어기(152c)와; 상기 패턴 시퀀스 제어기(152c)의 제어에 따라 상기 벡터 메모리(152b)로부터 패턴 데이터를 추출하여 메모리 테스트를 위한 테스트 패턴을 발생하는 패턴 발생기(152d)와; 상기 패턴 발생기(152d)에서 발생한 테스트 패턴의 출력 채널을 선택하는 핀(Pin) 데이터 선택기(152e)와; 상기 핀 데이터 선택기(152e)에서 출력되는 패턴 신호의 포맷을 변환하여 패턴 인터페이스 수단에 전달하는 포맷터(formatter)(152f)와; 상기 벡터 메모리(152b)에 저장한 기대 데이터(쓰기 데이터 또는 벡터 데이터)와 테스트 대상 디바이스로부터 읽어들인 판독 데이터(읽기 데이터)를 비교하고, 그 비교 결과 신호를 발생하는 비교기(152g)와; 상기 비교기(152g)에서 발생한 비교 결과 신호를 저장하는 실패 메모리(152h)를 포함한다.

여기서 상기 포맷터(152f)는 FPGA 외부에서 피드백되는 클록을 사용하여 패턴 신호의 포맷을 변환하는 것이 바람직하다.

더욱 바람직하게 상기 알고리즘 패턴 발생기(152)는 서데스(SERDES)를 이용하여 클록을 생성하고 생성된 클록을 상기 FPGA 외부로 출력하는 레이트 및 타이밍 발생기(152i)를 더 포함한다.

상기 레이트 및 타이밍 발생기(152i)는 고속 서데스의 n-비트의 병렬 입력에 병렬 데이터를 만들어 출력하는 복수의 서데스 데이터 발생기(161 ~ 161+N)와; 상기 복수의 서데스 데이터 발생기(161 ~ 161+N)에 대응하게 구성되어, 상기 병렬 데이터의 입력을 다중화하여 클록을 발생하는 복수의 고속 서데스(171 ~ 171+N)를 포함한다.

여기서 상기 서데스 데이터 발생기(161)는 롬 테이블(rom table)을 이용하여 입력되는 타이밍 셋트(TS)를 롬 어드레스로 변환하여 클록 발생을 위한 병렬 데이터를 발생하거나, 실시간으로 레이트와 타이밍 정보를 입력받아 서데스의 n비트 병렬 데이터 조합 로직(combinational logic)을 이용하여 클록 발생을 위한 병렬 데이터를 발생하게 된다.

이와 같이 구성된 본 발명에 따른 메모리 테스터의 레이트 및 타이밍 발생장치는, 호스트 단말기(110)에서 출력되는 데이터가 네트워크(120)를 통해 테스트 제어수단(150)의 통신 인터페이스(151)에 전달된다.

통신 인터페이스(151)는 내부의 직렬 입력처리부를 통해 입력되는 직렬 데이터를 병렬 데이터로 변환을 하고, 입력 데이터 프로토콜 변환기를 통해 전달되는 병렬 데이터로부터 특정 프로토콜에 의해 필요한 데이터만을 추출하여 ALPG(152)에 전달한다.

상기 ALPG(152)는 내부의 서데스를 이용하여 동작에 필요한 클록을 생성하여 서데스 전용 출력핀으로 출력하고, FPGA 외부에서 성기 서데스 출력신호를 클록 입력 핀으로 피드백 받고, 그 클록에 동기하여 입력된 데이터를 처리하게 된다.

예컨대, 알고리즘 패턴 발생기(152)는 ALPG인터페이스기(152a)를 통해 패턴 데이터를 수신하고, 패턴 시퀀스 제어기(152c)는 레지스터 값을 세팅하고 상기 수신한 패턴 데이터를 벡터 메모리(152b)에 저장한다.

각 레지스터와 상기 벡터 메모리(152b)에 패턴 데이터를 저장한 후, 테스트 명령에 따라 패턴 시퀀스 제어기(152c)는 순차적으로 벡터 메모리(152b)의 어드레스를 지정하여 패턴 신호의 데이터가 패턴 발생기(152d)에 전달되도록 한다. 이때 패턴 시퀀스 제어기(152c)는 벡터 메모리(152b)로부터 opcode, operand를 입력받아 필요한 인스트럭션(NOP, JUMP, CALL, RETURN, 등)을 수행하도록 한다.

패턴 발생기(152d)는 상기 벡터 메모리(152b)로부터 패턴 데이터를 입력받아 메모리를 테스트할 수 있는 여러 신호(Address, data, command, 등)들을 생성한다.

이렇게 생성된 메모리 테스트를 위한 신호들은 핀 데이터 선택기(152e)에 전달되고, 핀 데이터 선택기(152e)에서는 상기 패턴 발생기(152d)에서 발생된 신호가 원하는 채널로 선택될 수 있도록 채널을 선택하게 된다. 여기서 핀 데이터 선택기(152e)는 여러 종류의 테스트 보드(Test Board; TB)를 지원하기 위해서 테스트 대상으로 출력되는 채널의 속성을 임의로 설정할 수 있도록 한다.

상기 패턴 발생기(152d)에서 생성된 패턴 신호는 상기 핀 데이터 선택기(152e)를 통해 포맷터(152f)에 전달되며, 포맷터(152f)는 전달되는 패턴 신호를 입력되는 클록(CH_CLK_IN)에 동기하여 RZ(Return-to-zero) 또는 NRZ(Non-return-to-zero) 등의 신호로 만들어 쓰기 데이터(WRITE_DATA)를 생성한다.

이후 메모리(140)를 테스트할 경우, 상기 쓰기 데이터를 상기 메모리(140)에 기록한 후, 상기 메모리(140)에 기록된 데이터를 판독하게 되고, 이렇게 판독된 데이터(READ_DATA)는 상기 ALPG(152)의 비교기(152g)에 전달된다.

비교기(152g)는 상기 판독 데이터와 벡터 메모리(152b)에 저장된 기대 데이터를 비교하게 되고, 동일하면 동일하다는 판정 신호를 실패 메모리(152h)에 전달하고, 판독 데이터와 기대 데이터가 동일하지 않으면 실패 신호를 발생하여 상기 실패 메모리(152h)에 전달한다.

실패 메모리(152h)는 그 전달되는 테스트 결과 신호를 저장하고, 테스트 대상에 대한 테스트가 종료되면 상기 ALPG 인터페이스기(152a)를 통해 테스트 결과 신호를 전달한다.

이러한 테스트 결과 신호는 네트워크(120)를 통해 호스트 단말기(110)로 전달되어 표시됨으로써, 사용자는 호스트 단말기(110)를 통해 용이하게 테스트 대상의 테스트 결과를 확인할 수 있게 되는 것이다.

이와 같이 ALPG(152)에서 테스트를 수행할 경우 클록이 필요하게 되는 데, 본 발명에서는 ALPG(152)의 외부에서 별도로 클록을 발생하는 것이 아니고, 내부의 고속 서데스를 이용하여 클록을 생성하게 된다.

예컨대, 레이트 및 타이밍 발생기(152i)는 고속의 서데스(serializer & de-serializer)를 이용하여 클록을 생성한다. 생성된 클록은 FPGA의 서데스 전용 출력핀으로 출력이 되고, FPGA외부에서 서데스 출력신호를 다시 FPGA의 클록 핀으로 피드백시켜 클록을 입력받게 된다.

이를 좀 더 구체적으로 설명하면, 도 4에 도시한 바와 같이, 원하는 레이트 및 타이밍을 갖는 클록을 만들기 위하여 서데스 데이터 발생기(161)에서 고속 서데스(171)의 n-비트의 병렬 입력에 병렬 데이터를 만들어 출력한다. 여기서 서데스 데이터 발생기(161)의 구현은 ROM 테이블을 이용하여 구현하여 타이밍 셋트(TS)를 롬 어드레스로 변환하여 클록을 생성할 수 있다. 또 다른 방법으로서 실시간으로 레이트와 타이밍 정보를 입력하여 서데스의 n비트의 병렬 데이터 조합 로직을 이용하여 구현할 수도 있다.

고속 서데스(171)는 입력되는 병렬 데이터(예를 들어, 40비트 데이터)의 입력을 다중화하여 1비트로 출력시킨다(CH_CLK_OUT_0). 따라서 고속 서데스(171)의 출력을 클록으로 만들기 위해서는 레이트와 타이밍 정보를 가지고 고속 서데스(171)에 입력할 병렬 데이터를 만들어 넣어주면 그에 따른 클록 신호를 발생할 수 있게 되는 것이다.

도 3의 알고리즘 패턴 발생기(152)에서 각 채널 클록에 대한 TS(Timing Set)값을 레이트 및 타이밍 발생기(152i)에 입력하여 그 값에 맞는 레이트와 타이밍을 갖는 클록을 발생하게 된다.

도 5에 본 발명의 파형 타이밍 예시도가 도시되어 있다. 예컨대, TS0(Timing Set 0)에서는 레이트0, 그리고 클록의 상승 에지(rising edge)는 DELAY_B0, 클록의 하강 에지(falling edge)는 DELAY_C0값을 이용한 클록을 생성한다. 그리고 다음 시퀀스에서도 TS0가 온다면 이전의 레이트와 타이밍이 동일한 클록이 생성되어 출력된다. 그리고 다음 시퀀스에서는 TS1이 입력된다면 서데스 데이터 발생기에서 TS2에 맞는 서데스 입력 데이터를 고속 서데스에 출력하여 클록의 상승 에지는 DELAY_B1, 클록의 하강 에지는 DELAY_C1값을 이용한 클록을 생성한다. 서데스 데이터 발생기에서 계속 변화하는 TS에 맞는 레이트와 DELAY_B, DELAY_C값을 생성하여 고속 서데스에 입력하고, 서데스에서는 이에 맞는 클록 신호를 계속 생성하게 되는 것이다.

상술한 본 발명은 FPGA(Field Programmable Gate Array)를 이용하여 알고리즘 패턴 발생기(Algorithmic Pattern Generator; ALPG)를 구현하는 경우 FPGA 내부에 있는 고속 서데스(Serializer & de-serializer; SERDES)를 이용하여 레이트 및 타이밍을 발생할 수 있으며, FPGA에 내장되어 있는 고속의 서데스를 이용하여 레이트 및 타이밍 발생기를 구현함으로써, FPGA 외부에 별도로 지연 회로를 구비할 필요가 없어 메모리 테스터의 크기, 전력, 무게, 비용 등을 절감할 수 있게 되는 것이다.

본 발명은 상술한 특정의 바람직한 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위 내에 있게 된다.

110… 호스트 단말기
120… 네트워크
130… 테스트 제어수단
151… 통신 인터페이스
152… ALPG
152c… 패턴 시퀀스 제어기
152f… 포맷터
152i… 레이트 및 타이밍 발생기
161… 서데스 데이터 발생기
171… 고속 서데스

Claims (7)

1. 메모리를 테스트하기 위한 명령 및 패턴 데이터를 출력하는 호스트 단말기와, 호스트 단말기의 제어 명령에 따라 메모리를 테스트하는 테스트 제어수단으로 이루어진 메모리 테스터에 있어서,
   상기 테스트 제어수단은,
   상기 호스트 단말기와 인터페이스를 위한 통신 인터페이스;
   상기 통신 인터페이스와 연계하고, 상기 호스트 단말기로부터 전송된 테스트 명령에 따라 테스트 패턴을 발생하여 메모리를 테스트하는 알고리즘 패턴 발생기(ALPG)를 포함하며,
   상기 알고리즘 패턴 발생기는,
   상기 호스트 단말기로부터 전송된 레지스터 값과 패턴 데이터를 수신하고, 상기 호스트 단말기에 테스트 결과 데이터를 전송하는 ALPG 인터페이스기; 상기 패턴 데이터를 벡터 메모리에 저장하고, 메모리 테스트시 테스트 패턴의 발생을 제어하는 패턴 시퀀스 제어기; 상기 패턴 시퀀스 제어기의 제어에 따라 상기 벡터 메모리로부터 패턴 데이터를 추출하여 메모리 테스트를 위한 테스트 패턴을 발생하는 패턴 발생기; 상기 패턴 발생기에서 발생한 테스트 패턴의 출력 채널을 선택하는 핀(Pin) 데이터 선택기; 상기 핀 데이터 선택기에서 출력되는 패턴 신호의 포맷을 변환하여 패턴 인터페이스 수단에 전달하는 포맷터(formatter); 상기 벡터 메모리에 저장한 기대 데이터(쓰기 데이터 또는 벡터 데이터)와 테스트 대상 디바이스로부터 읽어들인 판독 데이터(읽기 데이터)를 비교하고, 그 비교 결과 신호를 발생하는 비교기; 상기 비교기에서 발생한 비교 결과 신호를 저장하는 실패 메모리를 포함하는 것을 특징으로 하는 메모리 테스터에서 레이트 및 타이밍 발생장치.
   
2. 삭제
3. 삭제
4. 청구항 1에 있어서, 상기 알고리즘 패턴 발생기는,
   클록을 생성하고 생성된 클록을 출력하는 레이트 및 타이밍 발생기를 더 포함하는 것을 특징으로 하는 메모리 테스터에서 레이트 및 타이밍 발생장치.
   
5. 청구항 4에 있어서, 상기 레이트 및 타이밍 발생기는,
   고속 서데스의 n-비트의 병렬 입력에 병렬 데이터를 만들어 출력하는 복수의 서데스 데이터 발생기;
   상기 복수의 서데스 데이터 발생기에 대응하게 구성되어, 상기 병렬 데이터의 입력을 다중화하여 클록을 발생하는 복수의 고속 서데스를 포함하는 것을 특징으로 하는 메모리 테스터에서 레이트 및 타이밍 발생장치.
   
6. 청구항 5에 있어서, 상기 서데스 데이터 발생기는,
   롬 테이블을 이용하여 입력되는 타이밍 셋트(TS)를 롬 어드레스로 변환하여 클록 발생을 위한 병렬 데이터를 발생하는 것을 특징으로 하는 메모리 테스터에서 레이트 및 타이밍 발생장치.
   
7. 청구항 5에 있어서, 상기 서데스 데이터 발생기는,
   실시간으로 레이트와 타이밍 정보를 입력받아 서데스의 n비트 병렬 데이터 조합로직을 이용하여 클록 발생을 위한 병렬 데이터를 발생하는 것을 특징으로 하는 메모리 테스터에서 레이트 및 타이밍 발생장치.
   
   
   
   
   

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