KR101309182B1 - 대규모 집적회로 테스터에서 타이밍 발생 및 포맷 장치 - Google Patents

대규모 집적회로 테스터에서 타이밍 발생 및 포맷 장치 Download PDF

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Abstract

FPGA(Field Programmable Gate Array)를 이용하여 패턴 발생기(Pattern Generator; PG)를 구현하는 경우 FPGA 내부에 있는 고속 서데스(Serializer & de-serializer; SERDES)를 이용하여 타이밍 발생 및 포맷터(formatter)를 구현할 수 있도록 한 대규모 집적회로 테스터에서 타이밍 발생 및 포맷장치가 개시된다.
개시된 대규모 집적회로 테스터에서 타이밍 발생 및 포맷장치는, 대규모 집적회로(LSI)를 테스트하기 위한 명령 및 패턴 데이터를 출력하는 호스트 단말기와 데이터를 인터페이스 하는 통신 인터페이스부와; 상기 통신 인터페이스부와 연계하고, 상기 호스트 단말기로부터 전송된 테스트 명령에 따라 테스트 패턴을 발생하여 상기 LSI를 테스트하고, 내부의 서데스(SERDES)를 이용하여 타이밍 발생 및 포맷팅을 수행하는 패턴 발생기를 구비한다.

Description

대규모 집적회로 테스터에서 타이밍 발생 및 포맷 장치{Timing generation and format apparatus in large scale integrated circuit tester}
본 발명은 대규모 집적회로(Large scale integrated circuit; LSI) 테스터(tester)에서 타이밍 발생 및 포맷(format)장치에 관한 것으로서, 더욱 상세하게는 FPGA(Field Programmable Gate Array)를 이용하여 패턴 발생기(Pattern Generator; PG)를 구현하는 경우 FPGA 내부에 있는 고속 서데스(Serializer & de-serializer; SERDES)를 이용하여 타이밍 발생 및 포맷터(formatter)를 구현할 수 있도록 한 대규모 집적회로 테스터에서 타이밍 발생 및 포맷장치에 관한 것이다.
일반적으로, 대규모 집적회로(LSI)는 일반 집적회로(Integrated Circuit; IC)보다 집적도를 한층 높여 한 개의 IC속에 수천에서 수천만 개가 넘는 트랜지스터 등을 집적시킨 것을 의미한다. 컴퓨터의 중앙처리장치(CPU) 또는 대규모 메모리 등이 대표적이다. 아날로그용 IC로는 거의 만들어지지 않고 대부분 디지털용으로 만들어진다고 할 수 있다. 디지털 기재를 만들 경우 대량 생산한다면 개별 IC로 만드는 것보다 그 기재 전용 LSI를 개발하는 편이 가격 면에서 저렴하다. 따라서 신기종마다 새로운 LSI를 개발하는 경향도 있다.
이러한 LSI는 양산되면 테스트 과정을 거쳐 출하가 되는 데, 양산한 LSI가 정상적으로 동작하는지 어떤지를 검사하는 장치가 대규모 집적회로 테스터이며, 그 공정은 자동화되어 있고 결과는 내장된 컴퓨터에 의해서 처리된다.
도 1에 종래의 대규모 집적회로 테스터가 도시된다.
도 1에 도시된 종래의 대규모 집적회로 테스터는, 호스트 단말기(110), 네트워크(120), 통신 인터페이스부(130), 패턴 발생기(140), 타이밍 발생 및 포맷부(150)로 구성된다. 도 1에서 참조부호 200은 테스트 대상인 대규모 집적회로(LSI)를 나타낸다.
호스트 단말기(110)는 사용자로부터 LSI 테스트를 위한 테스트 조건을 입력받기 위한 역할을 하며, 네트워크(120)는 호스트 단말기(110)와 패턴 발생기(140) 간을 특정 통신방식으로 연결해주는 작용을 한다.
통신 인터페이스부(130)는 한 개의 호스트 단말기(110)와 패턴 발생기(140) 사이에 통신을 할 수 있도록 특정한 통신 방식을 제공해주는 역할을 한다.
패턴 발생기(Pattern Generator; PG)(140)는 LSI(200)를 테스트하기 위한 테스트 패턴을 발생하고, 상기 LSI(200)로부터 데이터를 읽어 패턴 데이터와 비교하여 패스(pass)/실패(fail)를 판정하여 LSI(200)의 양부를 판정하는 역할을 한다.
이러한 패턴 발생기(140)는 도 2에 도시한 바와 같이, 호스트 단말기(110)로부터 전송된 레지스터 값과 패턴 데이터를 수신하고, 상기 호스트 단말기(110)에 테스트 결과 데이터를 전송하는 PG 인터페이스기(141)와; 상기 패턴 데이터를 벡터 메모리(143)에 저장하고, 메모리 테스트시 테스트 패턴의 발생을 제어하는 패턴 시퀀스 제어기(142)와; 상기 패턴 시퀀스 제어기(142)의 제어에 따라 상기 벡터 메모리(143)로부터 출력되는 패턴 데이터의 출력 채널을 선택하여 기록 데이터(WRITE_DATA)를 출력하는 핀(Pin) 데이터 선택기(144)와; 상기 벡터 메모리(143)에 저장한 기대 데이터(쓰기 데이터 또는 벡터 데이터)와 테스트 대상 디바이스(LSI)로부터 읽어들인 판독 데이터(READ_DATA)를 비교하고, 그 비교 결과 신호를 발생하는 비교기(145)와; 상기 비교기(145)에서 발생한 비교 결과 신호를 저장하는 실패 메모리(146)를 포함한다.
타이밍 발생 및 포맷부(150)는 상기 패턴 발생기(140)에서 채널별로 발생하는 출력 데이터의 파형을 임의의 모양으로 만들어 LSI(20)에 채널별로 전달하게 된다. 여기서 타이밍 발생 포맷부(150)는 각각의 채널별로 발생하는 출력 데이터의 파형을 임의의 모양으로 만들기 위해 복수의 타이밍 발생 및 포맷기(151 ~ 150+N)를 구비한다. 상기에서 복수의 타이밍 발생 및 포맷기(151 ~ 150+N)는 각각 동일하게 구성되어 동일한 작용을 하므로, 이하에서는 설명의 편의를 위해 하나의 타이밍 발생 및 포맷기(151)에 대해서만 설명하기로 한다.
이와 같이 구성된 종래의 대규모 집적회로 테스터는 호스트 단말기(110)에서 LSI를 테스트하기 위해서 패턴 데이터와 테스트 명령을 발생하면, 네트워크(120), 통신 인터페이스부(130)를 통해 패턴 발생기(140)에 패턴 데이터 및 테스트 명령이 전달된다.
여기서 패턴 데이터는 통신 인터페이스부(130)를 통해 특정한 통신방식으로 패턴 발생기(140)에 전송된다. 예컨대, 통신 인터페이스부(130)와 패턴 발생기(140)는 병렬통신방식과 직렬통신방식 중에서 한 가지를 선택하여 구성된다. 그리고 데이터를 주고 받을 때 패턴 발생기(140)의 ID(ALPG identification), 오류 정정 코드(CRC) 등의 정보를 데이터에 부가한 프로토콜(protocol)을 이용한다.
패턴 발생기(140)는 테스트 명령 및 패턴 데이터가 입력되면 필요한 클록을 이용하여 상기 테스트 명령 및 패턴 데이터를 LSI(200)로 전송하고, 상기 LSI(200)로부터 판독 데이터(READ_DATA)를 읽어들여 상기 클록에 맞추어 처리한 후 LSI의 양부를 판정하게 된다. 그리고 LSI의 양부를 판정한 테스트 결과 데이터를 네트워크(120)를 통해 호스트 단말기(110)로 전송하여, 사용자가 LSI 결과를 용이하게 확인할 수 있도록 해준다.
예컨대, 패턴 발생기(140)는 PG인터페이스기(141)를 통해 패턴 데이터를 수신하고, 패턴 시퀀스 제어기(142)는 레지스터 값을 세팅하고 상기 수신한 패턴 데이터를 벡터 메모리(143)에 저장한다.
각 레지스터와 상기 벡터 메모리(143)에 패턴 데이터를 저장한 후, 테스트 명령에 따라 패턴 시퀀스 제어기(142)는 순차적으로 벡터 메모리(143)의 어드레스를 지정하여 패턴 신호의 데이터가 핀 데이터 선택기(144)에 전달되도록 한다. 이때 패턴 시퀀스 제어기(142)는 벡터 메모리(143)로부터 opcode, operand를 입력받아 필요한 인스트럭션(NOP, JUMP, CALL, RETURN, 등)을 수행하도록 한다. 아울러 상기 벡터 메모리(143)로부터 패턴 데이터를 입력받아 LSI를 테스트할 수 있는 여러 신호(Address, data, command, 등)들을 생성한다.
이렇게 생성된 LSI 테스트를 위한 신호들은 핀 데이터 선택기(144)에 전달되고, 핀 데이터 선택기(144)에서는 상기 벡터 메모리(143)로부터 출력된 신호가 원하는 채널로 선택될 수 있도록 채널을 선택하게 된다. 여기서 핀 데이터 선택기(144)는 여러 종류의 테스트 보드(Test Board; TB)를 지원하기 위해서 테스트 대상으로 출력되는 채널의 속성을 임의로 설정할 수 있도록 한다.
상기 핀 데이터 선택기(144)에서 출력된 패턴 신호는 해당 채널의 타이밍 발생 및 포맷기(151)에 전달되며, 타이밍 발생 및 포맷기(151)는 전달되는 패턴 신호의 파형을 임의의 모양으로 만들어 LSI(200)에 전달한다. 예컨대, 패턴 신호를 RZ(Return-to-zero) 또는 NRZ(Non-return-to-zero) 등의 신호로 만들어 쓰기 데이터(WRITE_DATA)를 생성하고, 이를 LSI(200)에 전송한다.
이후 LSI(200)를 테스트할 경우, 상기 쓰기 데이터를 상기 LSI(200)에 기록한 후, 상기 LSI(200)에 기록된 데이터를 판독하게 되고, 이렇게 판독된 데이터(READ_DATA)는 상기 패턴 발생기(140)의 비교기(145)에 전달된다.
비교기(145)는 상기 판독 데이터와 벡터 메모리(143)에 저장된 기대 데이터를 비교하게 되고, 동일하면 동일하다는 판정 신호를 실패 메모리(146)에 전달하고, 판독 데이터와 기대 데이터가 동일하지 않으면 실패 신호를 발생하여 상기 실패 메모리(146)에 전달한다.
실패 메모리(146)는 그 전달되는 테스트 결과 신호를 저장하고, 테스트 대상에 대한 테스트가 종료되면 상기 PG 인터페이스기(141)를 통해 테스트 결과 신호를 출력한다.
이러한 테스트 결과 신호는 네트워크(120)를 통해 호스트 단말기(110)로 전달되어 표시됨으로써, 사용자는 호스트 단말기(110)를 통해 용이하게 테스트 대상(LSI)의 테스트 결과를 확인할 수 있게 되는 것이다.
여기서 패턴 발생기(140)와 LSI(200) 사이에는 복수의 채널로 연결되므로, 각각의 채널마다 타이밍 발생 및 포맷기가 구현된다.
그러나 상기와 같은 종래기술은 패턴 발생기의 출력(패턴 신호)이 바로 대규모 집적회로에 전송되지 않고, 출력 데이터(패턴 신호)의 파형을 임의의 모양으로 만들기 위해서 필요한 채널 수만큼의 타이밍 발생 및 포맷기가 필요하게 되어, LSI테스터를 구성하는 데 부피가 커지게 되고, 파워소모도 많이 들게 되며, 또한 비용도 많이 소요되는 단점이 있었다.
특히, FPGA로 이루어진 패턴 발생기 외부에 타이밍 발생 및 포맷기를 이용하게 되면 타이밍 발생 및 포맷기를 제어하는 신호들이 FPGA에서 출력되게 되어 많은 선들이 연결되어야 하므로 인쇄회로기판(PCB)의 복잡도가 증가하게 된다.
이에 본 발명은 상기와 같은 종래기술에서 발생하는 제반 문제점을 해결하기 위해서 제안된 것으로서,
본 발명이 해결하고자 하는 과제는 FPGA(Field Programmable Gate Array)를 이용하여 패턴 발생기(Pattern Generator; PG)를 구현하는 경우 FPGA 내부에 있는 고속 서데스(Serializer & de-serializer; SERDES)를 이용하여 타이밍 발생 및 포맷터(formatter)를 구현할 수 있도록 한 대규모 집적회로 테스터에서 타이밍 발생 및 포맷장치를 제공하는 데 있다.
상기와 같은 과제들을 해결하기 위한 본 발명에 따른 대규모 집적회로 테스터에서 타이밍 발생 및 포맷 장치는,
대규모 집적회로(LSI)를 테스트하기 위한 명령 및 패턴 데이터를 출력하는 호스트 단말기와 데이터를 인터페이스 하는 통신 인터페이스부와;
상기 통신 인터페이스부와 연계하고, 상기 호스트 단말기로부터 전송된 테스트 명령에 따라 테스트 패턴을 발생하여 상기 LSI를 테스트하고, 내부의 서데스(SERDES)를 이용하여 타이밍 발생 및 포맷팅을 수행하는 패턴 발생기를 포함하는 것을 특징으로 한다.
상기에서 패턴 발생기는,
입력되는 클록(MCLK)과 레이트(RATE)에 따라 레이트 클록(RATE_CLK)을 발생하는 레이트 발생기와;
상기 레이트 발생기에서 발생된 레이트 클록과 TS(Time Set)을 타이밍 신호로 하여 상기 LSI로 패턴 데이터를 출력하는 타이밍 발생 및 포맷기를 포함하는 것을 특징으로 한다.
상기에서 TS는 상기 호스트 단말기에서 각 레이트마다 미리 지정하는 것을 특징으로 한다.
상기에서 패턴 발생기는,
호스트 단말기로부터 전송된 레지스터 값과 패턴 데이터를 수신하고, 상기 호스트 단말기에 테스트 결과 데이터를 전송하는 PG 인터페이스기와;
상기 패턴 데이터를 벡터 메모리에 저장하고, LSI 테스트시 테스트 패턴의 발생을 제어하는 패턴 시퀀스 제어기와;
상기 패턴 시퀀스 제어기의 제어에 따라 상기 벡터 메모리로부터 출력되는 패턴 데이터의 출력 채널을 선택하여 기록 데이터(WRITE_DATA)를 출력하는 핀(Pin) 데이터 선택기와;
상기 벡터 메모리에 저장한 기대 데이터(쓰기 데이터 또는 벡터 데이터)와 테스트 대상 디바이스(LSI)로부터 읽어들인 판독 데이터(READ_DATA)를 비교하고, 그 비교 결과 신호를 발생하는 비교기와;
상기 비교기에서 발생한 비교 결과 신호를 저장하는 실패 메모리를 포함하는 것을 특징으로 한다.
상기에서 타이밍 발생 및 포맷기는,
벡터 메모리로부터 발생하는 채널별 TS에 따라 해당 채널의 기록 데이터를 병렬 데이터 형식으로 출력하는 복수의 서데스 데이터 발생기로 이루어진 서데스 데이터 발생부와;
입력되는 레이트 클록에 따라 상기 서데스 데이터 발생부에서 발생한 기록 데이터의 파형을 출력하는 복수의 서데스로 이루어진 서데스부를 포함하는 것을 특징으로 한다.
상기 패턴 발생기는,
내부의 서데스를 이용하여 출력 데이터의 파형을 특정 형상으로 만들어 테스트 대상인 대규모 집적회로에 직접 전송하는 것을 특징으로 한다.
상기에서 서데스 데이터 발생기는,
롬 테이블을 이용하여 입력되는 타이밍 세트(TS)를 롬 어드레스로 변환하여 파형 발생을 위한 병렬 데이터를 발생하는 것을 특징으로 한다.
상기에서 서데스 데이터 발생기는,
실시간으로 레이트와 타이밍 정보를 입력받아 서데스의 n비트 병렬 데이터 조합 로직을 이용하여 파형 발생을 위한 병렬 데이터를 발생하는 것을 특징으로 한다.
본 발명에 따르면 FPGA(Field Programmable Gate Array)를 이용하여 패턴 발생기(Pattern Generator; PG)를 구현하는 경우 FPGA 내부에 있는 고속 서데스(Serializer & de-serializer; SERDES)를 이용하여 타이밍 발생 및 포맷터(formatter)를 구현할 수 있다는 장점이 있다.
또한, 본 발명에 따르면 FPGA내부에 있는 고속의 서데스를 이용하여 타이밍 발생 및 포맷기를 구현함으로써, FPGA 외부에 별도로 타이밍 발생 및 포맷기를 구현할 필요가 없어, LSI 테스터의 크기, 파워, 무게, 비용 등을 절감할 수 있는 장점이 있다.
또한, PG내부의 고속 서데스를 이용하게 되므로 PG외부에 부가되는 로직이 없고 단순한 구성으로 패턴 발생기를 구성하는 것이 가능하다는 장점이 있다.
도 1은 종래 LSI 테스터의 구성도이고,
도 2는 종래 패턴 발생기의 실시 예 구성도이며,
도 3은 본 발명에 따른 LSI 테스터에서 타이밍 발생 및 포맷 장치의 구성도이고,
도 4는 본 발명에 따른 패턴 발생기의 실시 예 구성도이고,
도 5는 본 발명의 타이밍 발생 및 포맷기의 실시 예 구성도이며,
도 6은 본 발명에서 파형 발생 타이밍 예시도이다.
이하 본 발명의 바람직한 실시 예를 첨부한 도면에 의거 상세히 설명하면 다음과 같다. 본 발명을 설명하기에 앞서 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그에 대한 상세한 설명은 생략한다.
본 발명은 FPGA(Field Programmable Gate Array)를 이용하여 패턴 발생기(Pattern Generator; PG)를 구현하는 경우 FPGA 내부에 있는 고속 서데스(Serializer & de-serializer; SERDES)를 이용하여 타이밍 발생 및 포맷기를 구현할 수 있도록 하여, FPGA 외부에 별도의 타이밍 발생 및 포맷기를 구비할 필요가 없어 LSI 테스터의 크기, 전력, 무게, 비용 등을 절감할 수 있도록 한 것이며, 이를 구체적으로 설명하면 다음과 같다.
도 3은 본 발명에 따른 LSI 테스터에서 타이밍 발생 및 포맷장치의 구성도로서, 호스트 단말기(110), 네트워크(120), 통신 인터페이스부(130), 패턴 발생기(160) 및 LSI(200)로 구성된다.
호스트 단말기(110)는 사용자로부터 LSI 테스트를 위한 테스트 조건을 입력받기 위한 역할을 하며, 네트워크(120)는 호스트 단말기(110)와 패턴 발생기(160) 간을 특정 통신방식으로 연결해주는 작용을 한다.
통신 인터페이스부(130)는 한 개의 호스트 단말기(110)와 패턴 발생기(160) 사이에 통신을 할 수 있도록 특정한 통신 방식을 제공해주는 역할을 한다.
패턴 발생기(160)는 상기 통신 인터페이스부(130)와 연계하고, 상기 호스트 단말기(110)로부터 전송된 테스트 명령에 따라 테스트 패턴을 발생하여 상기 LSI(200)를 테스트하고, 내부의 서데스(SERDES)를 이용하여 타이밍 발생 및 포맷팅을 수행하는 역할을 한다.
바람직하게 패턴 발생기(160)는 도 4에 도시한 바와 같이, 호스트 단말기(110)로부터 전송된 레지스터 값과 패턴 데이터를 수신하고, 상기 호스트 단말기(110)에 테스트 결과 데이터를 전송하는 PG 인터페이스기(161)와; 상기 패턴 데이터를 벡터 메모리(163)에 저장하고, LSI 테스트시 테스트 패턴의 발생을 제어하는 패턴 시퀀스 제어기(162)와; 상기 패턴 시퀀스 제어기(162)의 제어에 따라 상기 벡터 메모리(163)로부터 출력되는 패턴 데이터의 출력 채널을 선택하여 기록 데이터(WRITE_DATA)를 출력하는 핀(Pin) 데이터 선택기(164)와; 상기 벡터 메모리(163)에 저장한 기대 데이터(쓰기 데이터 또는 벡터 데이터)와 테스트 대상 디바이스(LSI)로부터 읽어들인 판독 데이터(READ_DATA)를 비교하고, 그 비교 결과 신호를 발생하는 비교기(165)와; 상기 비교기(165)에서 발생한 비교 결과 신호를 저장하는 실패 메모리(166)를 포함한다.
더욱 바람직하게 상기 패턴 발생기(160)는 입력되는 클록(MCLK)과 레이트(RATE)에 따라 레이트 클록(RATE_CLK)을 발생하는 레이트 발생기(167)와; 상기 레이트 발생기(167)에서 발생된 레이트 클록(RATE_CLK)과 TS(Time Set)을 타이밍 신호로 하여 상기 LSI(200)로 패턴 데이터(WRITE_DATA)를 출력하는 타이밍 발생 및 포맷기(168)로 구성된다.
상기에서 타이밍 발생 및 포맷기(168)는 도 5에 도시한 바와 같이, 벡터 메모리(163)로부터 발생하는 채널별 TS(TS_CH)에 따라 해당 채널의 기록 데이터(CH_IN)를 병렬 데이터 형식으로 출력하는 복수의 서데스 데이터 발생기(171a ~ 171+N)로 이루어진 서데스 데이터 발생부(171)와; 입력되는 레이트 클록(RATE_CLK)에 따라 상기 서데스 데이터 발생부(171)에서 발생한 기록 데이터의 파형을 출력하는 복수의 서데스(171a ~ 172+N)로 이루어진 서데스부(172)로 구성된다.
여기서 복수의 서데스 데이터 발생기(171a ~ 171+N)의 각각의 구성 및 작용이 동일하고, 복수의 서데스(171a ~ 172+N)의 각각의 구성 및 작용이 동일하므로, 이하에서는 설명의 편의를 위해 하나의 서데스 데이터 발생기(171a)와 하나의 서데스(172a)에 대해서만 설명하기로 한다.
이와 같이 구성된 본 발명에 따른 LSI 테스터의 타이밍 발생 및 포맷장치는, 호스트 단말기(110)에서 출력되는 데이터가 네트워크(120)를 통해 통신 인터페이스부(130)에 전달된다.
통신 인터페이스(130)는 내부의 직렬 입력처리부를 통해 입력되는 직렬 데이터를 병렬 데이터로 변환을 하고, 입력 데이터 프로토콜 변환기를 통해 전달되는 병렬 데이터로부터 특정 프로토콜에 의해 필요한 데이터만을 추출하여 패턴 발생기(160)에 전달한다.
상기 패턴 발생기(160)는 상기 호스트 단말기(110)로부터 전송된 테스트 명령에 따라 테스트 패턴을 발생하여 상기 LSI(200)를 테스트하되, 내부의 서데스(SERDES)를 이용하여 타이밍 발생 및 포맷팅을 수행하게 된다.
예컨대, 패턴 발생기(160)는 PG인터페이스기(161)를 통해 패턴 데이터를 수신하고, 패턴 시퀀스 제어기(162)는 레지스터 값을 세팅하고 상기 수신한 패턴 데이터를 벡터 메모리(163)에 저장한다.
각 레지스터와 상기 벡터 메모리(163)에 패턴 데이터를 저장한 후, 테스트 명령에 따라 패턴 시퀀스 제어기(162)는 순차적으로 벡터 메모리(163)의 어드레스를 지정하여 패턴 신호의 데이터가 핀 데이터 선택기(164)에 전달되도록 한다. 이때 패턴 시퀀스 제어기(162)는 벡터 메모리(163)로부터 opcode, operand를 입력받아 필요한 인스트럭션(NOP, JUMP, CALL, RETURN, 등)을 수행하게 된다. 아울러 패턴 시퀀스 제어기(162)는 LSI를 테스트할 수 있는 여러 신호(Address, data, command, 등) 들을 생성한다.
이렇게 생성된 LSI 테스트를 위한 신호들은 핀 데이터 선택기(164)에 전달되고, 핀 데이터 선택기(164)에서는 발생한 패턴 신호가 원하는 채널로 선택될 수 있도록 채널을 선택하게 된다. 여기서 핀 데이터 선택기(164)는 여러 종류의 테스트 보드(Test Board; TB)를 지원하기 위해서 테스트 대상으로 출력되는 채널의 속성을 임의로 설정할 수 있도록 한다.
핀 데이터 선택기(164)에서 발생한 패턴 신호는 타이밍 발생 및 포맷기(168)에 전달되고, 타이밍 발생 및 포맷기(168)는 전달되는 패턴 신호를 입력되는 레이트 클록(RATE_CLK)에 동기하여 타이밍 신호를 발생하고, 이렇게 발생한 타이밍 신호에 따라 패턴 신호가 RZ(Return-to-zero) 또는 NRZ(Non-return-to-zero) 등의 신호로 변환되어 쓰기 데이터(WRITE_DATA)가 생성된다.
예컨대, 레이트 발생기(167)는 입력되는 클록(MCLK)과 레이트(RATE)에 따라 레이트 클록(RATE_CLK)을 발생하여 상기 타이밍 발생 및 포맷기(168)에 전달하게 되고, 타이밍 발생 및 포맷기(168)는 도 5에 도시한 바와 같이, 서데스 데이터 발생기(171a)에서 벡터 메모리(163)로부터 발생하는 채널별 TS(TS_CH0)에 따라 해당 채널의 기록 데이터(CH_IN0)를 병렬 데이터 형식으로 출력하여 서데스(172a)에 전달한다. 여기서 TS는 호스트 단말기(110)에서 벡터 메모리(163)에 미리 각 레이트마다 지정을 해서 저장해 놓는 것이 바람직하다.
서데스(172a)는 상기 레이트 발생기(167)로부터 입력되는 레이트 클록(RATE_CLK)에 따라 상기 서데스 데이터 발생기(171a)에서 발생한 기록 데이터의 파형을 출력하게 된다. 즉, 서데스(172a)는 레이트 클록의 각 레이트마다 그에 대응하는 TS정보를 받아서 레이트마다 TS에 대응하는 타이밍을 갖는 파형을 생성하여 출력하게 되는 것이다.
여기서 TS값은 도 6에 도시한 바와 같이, DELAY_B와 DELAY_C로 구성되어 있고, DELAY_B는 파형의 상승 에지(rising edge), DELAY_C는 파형의 하강 에지(falling edge)를 형성하는 데 사용된다.
원하는 레이트 및 타이밍을 갖는 파형을 만들기 위하여 서데스 데이터 발생기(171a)에서 고속 서데스(172a)의 n-비트의 병렬 입력에 병렬 데이터를 만들어 출력한다. 여기서 서데스 데이터 발생기(171a)의 구현은 ROM 테이블을 이용하여 구현하여 타이밍 세트(TS)를 롬 어드레스로 변환하여 파형을 생성할 수 있다. 또 다른 방법으로서 실시간으로 레이트와 타이밍 정보를 입력하여 서데스의 n비트의 병렬 데이터 조합 로직을 이용하여 구현할 수도 있다.
고속 서데스(172a)는 입력되는 병렬 데이터(예를 들어, 40비트 데이터)의 입력을 다중화하여 1비트로 출력시킨다. 따라서 고속 서데스(172a)의 출력 파형을 만들기 위해서는 레이트와 타이밍 정보를 가지고 고속 서데스(172a)에 입력할 병렬 데이터를 만들어 넣어주면 그에 따른 파형을 발생할 수 있게 되는 것이다.
도 6에 본 발명의 파형 타이밍 예시도가 도시되어 있다. 예컨대, TS0(Timing Set 0)에서는 레이트0, 그리고 클록의 상승 에지(rising edge)는 DELAY_B0, 클록의 하강 에지(falling edge)는 DELAY_C0값을 이용한 파형을 생성한다. 그리고 다음 시퀀스에서도 TS0가 온다면 이전의 레이트와 타이밍이 동일한 파형이 생성되어 출력된다. 그리고 다음 시퀀스에서는 TS1이 입력된다면 서데스 데이터 발생기에서 TS2에 맞는 서데스 입력 데이터를 고속 서데스에 출력하여 클록의 상승 에지는 DELAY_B1, 클록의 하강 에지는 DELAY_C1값을 이용한 파형을 생성한다. 서데스 데이터 발생기에서 계속 변화하는 TS에 맞는 DELAY_B, DELAY_C값을 생성하여 고속 서데스에 입력하고, 서데스에서는 이에 맞는 파형을 계속 생성하게 되는 것이다.
이후 LSI(200)를 테스트할 경우, 상기 쓰기 데이터를 상기 LSI(200)에 기록한 후, 상기 LSI(200)에 기록된 데이터를 판독하게 되고, 이렇게 판독된 데이터(READ_DATA)는 상기 패턴 발생기(160)의 비교기(165)에 전달된다.
비교기(165)는 상기 판독 데이터와 벡터 메모리(163)에 저장된 기대 데이터를 비교하게 되고, 동일하면 동일하다는 판정 신호를 실패 메모리(166)에 전달하고, 판독 데이터와 기대 데이터가 동일하지 않으면 실패 신호를 발생하여 상기 실패 메모리(166)에 전달한다.
실패 메모리(166)는 그 전달되는 테스트 결과 신호를 저장하고, 테스트 대상에 대한 테스트가 종료되면 상기 PG 인터페이스기(161)를 통해 테스트 결과 신호를 전달한다.
이러한 테스트 결과 신호는 네트워크(120)를 통해 호스트 단말기(110)로 전달되어 표시됨으로써, 사용자는 호스트 단말기(110)를 통해 용이하게 테스트 대상(LSI)의 테스트 결과를 확인할 수 있게 되는 것이다.
상술한 본 발명은 FPGA(Field Programmable Gate Array)를 이용하여 패턴 발생기(Pattern Generator; PG)를 구현하는 경우 FPGA 내부에 있는 고속 서데스(Serializer & de-serializer; SERDES)를 이용하여 타이밍 발생과 포맷팅이 가능하므로, FPGA 외부에 별도로 타이밍 발생 및 포맷터를 구비할 필요가 없어 LSI 테스터의 크기, 전력, 무게, 비용 등을 절감할 수 있게 되는 것이다.
본 발명은 상술한 특정의 바람직한 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위 내에 있게 된다.
110… 호스트 단말기
120… 네트워크
130… 통신 인터페이스부
160… 패턴 발생기
162… 패턴 시퀀스 제어기
167… 레이트 발생기
168… 타이밍 발생 및 포맷기
171… 서데스 데이터 발생부
172… 서데스부

Claims (8)

  1. 대규모 집적회로(LSI)를 테스트하기 위한 명령 및 패턴 데이터를 출력하는 호스트 단말기와 데이터를 인터페이스 하는 통신 인터페이스부와;
    상기 통신 인터페이스부와 연계하고, 상기 호스트 단말기로부터 전송된 테스트 명령에 따라 테스트 패턴을 발생하여 상기 LSI를 테스트하고, 내부의 서데스(SERDES)를 이용하여 타이밍 발생 및 포맷팅을 수행하는 패턴 발생기를 포함하는 것을 특징으로 하는 대규모 집적회로 테스터에서 타이밍 발생 및 포맷 장치.
  2. 청구항 1에 있어서, 상기 패턴 발생기는,
    입력되는 클록(MCLK)과 레이트(RATE)에 따라 레이트 클록(RATE_CLK)을 발생하는 레이트 발생기와;
    상기 레이트 발생기에서 발생된 레이트 클록과 TS(Time Set)을 타이밍 신호로 하여 상기 LSI로 패턴 데이터를 출력하는 타이밍 발생 및 포맷기를 포함하는 것을 특징으로 하는 대규모 집적회로 테스터에서 타이밍 발생 및 포맷 장치.
  3. 청구항 2에 있어서, 상기 TS는 상기 호스트 단말기에서 각 레이트마다 미리 지정하는 것을 특징으로 하는 대규모 집적회로 테스터에서 타이밍 발생 및 포맷 장치.
  4. 청구항 2에 있어서, 상기 패턴 발생기는,
    상기 호스트 단말기로부터 전송된 레지스터 값과 패턴 데이터를 수신하고, 상기 호스트 단말기에 테스트 결과 데이터를 전송하는 PG 인터페이스기와;
    상기 패턴 데이터를 벡터 메모리에 저장하고, LSI 테스트시 테스트 패턴의 발생을 제어하는 패턴 시퀀스 제어기와;
    상기 패턴 시퀀스 제어기의 제어에 따라 상기 벡터 메모리로부터 출력되는 패턴 데이터의 출력 채널을 선택하여 기록 데이터(WRITE_DATA)를 출력하는 핀(Pin) 데이터 선택기와;
    상기 벡터 메모리에 저장한 기대 데이터(쓰기 데이터 또는 벡터 데이터)와 테스트 대상 디바이스(LSI)로부터 읽어들인 판독 데이터(READ_DATA)를 비교하고, 그 비교 결과 신호를 발생하는 비교기와;
    상기 비교기에서 발생한 비교 결과 신호를 저장하는 실패 메모리를 더 포함하는 것을 특징으로 하는 대규모 집적회로 테스터에서 타이밍 발생 및 포맷 장치.
  5. 청구항 2에 있어서, 상기 타이밍 발생 및 포맷기는,
    벡터 메모리로부터 발생하는 채널별 TS에 따라 해당 채널의 기록 데이터를 병렬 데이터 형식으로 출력하는 복수의 서데스 데이터 발생기로 이루어진 서데스 데이터 발생부와;
    입력되는 레이트 클록에 따라 상기 서데스 데이터 발생부에서 발생한 기록 데이터의 파형을 출력하는 복수의 서데스로 이루어진 서데스부를 포함하는 것을 특징으로 하는 대규모 집적회로 테스터에서 타이밍 발생 및 포맷 장치.
  6. 청구항 1에 있어서, 상기 패턴 발생기는,
    내부의 서데스를 이용하여 출력 데이터의 파형을 특정 형상으로 만들어 테스트 대상인 대규모 집적회로에 직접 전송하는 것을 특징으로 하는 대규모 집적회로 테스터에서 타이밍 발생 및 포맷 장치.
  7. 청구항 5에 있어서, 상기 서데스 데이터 발생기는,
    롬 테이블을 이용하여 입력되는 타이밍 세트(TS)를 롬 어드레스로 변환하여 파형 발생을 위한 병렬 데이터를 발생하는 것을 특징으로 하는 대규모 집적회로 테스터에서 타이밍 발생 및 포맷 장치.
  8. 청구항 5에 있어서, 상기 서데스 데이터 발생기는,
    실시간으로 레이트와 타이밍 정보를 입력받아 서데스의 n비트 병렬 데이터 조합 로직을 이용하여 파형 발생을 위한 병렬 데이터를 발생하는 것을 특징으로 하는 대규모 집적회로 테스터에서 타이밍 발생 및 포맷 장치.




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