KR100687615B1 - 서데스 링크의 제어 장치 및 그 방법 - Google Patents

Abstract

본 발명은 서데스 링크의 제어 장치 및 그 방법을 제공하기 위한 것으로, 서데스의 수신단에서 병렬 데이터와 락 신호를 입력받아 락 신호의 상태를 체크하여 서데스의 상태를 감시하는 PLD와; 상기 PLD로부터 상태 신호를 입력받아 상기 서데스의 정상 동작 여부를 판단하여 상기 PLD로 제어 신호를 출력하는 마이크로 프로세서를 포함하여 구성함으로서, 송수신을 담당하는 소자인 서데스의 상태 및 데이터를 감시하고 제어하여 CDMA 데이터 전송에 대한 신뢰도를 향상시킬 수 있게 되는 것이다.

Description

서데스 링크의 제어 장치 및 그 방법{Apparatus and method for control if SERDES link}

도 1은 종래 서데스의 블록구성도이고,

도 2는 종래 서데스의 동기 패턴 발생을 보인 타이밍도이며,

도 3은 본 발명의 일실시예에 의한 서데스 링크의 제어 장치의 블록구성도이고,

도 4는 본 발명의 일실시예에 의한 서데스 링크의 제어 방법을 보인 흐름도이며,

도 5는 본 발명의 다른 실시예에 의한 서데스 링크의 제어 방법을 보인 흐름도이다.

* 도면의 주요 부분에 대한 부호의 설명 *

100 : 송신단(채널카드) 110 : PLD

111 : 동기 생성부 120 : 직렬 변환부(Serializer)

200 : 인터페이스 300 : 수신단(데이터 컴바이닝 카드)

310 : 병렬 변환부(Deserializer) 320 : PLD

321 : 락 상태 체크부 322 : 논리합 연산부

330 : 마이크로 프로세서

본 발명은 기지국 채널 카드(Channel Card)와 CDMA(Code Division Multiple Access, 부호 분할 다원 접속) 데이터 컴바이닝 카드(Data Combining Card) 간 인터페이스를 수행하는 서데스(Serializer and deserializer, SERDES) 링크에 관한 것으로, 특히 송수신을 담당하는 소자인 서데스의 상태 및 데이터를 감시하고 제어하여 CDMA 데이터 전송에 대한 신뢰도를 향상시키기에 적당하도록 한 서데스 링크의 제어 장치 및 그 방법에 관한 것이다.

일반적으로 서데스는 병렬 데이터에 대한 직렬 변환과 직렬 데이터에 대한 병렬 변환을 수행하는 장치이다. 그래서 병렬 데이터에 대해 직렬 변환을 수행하는 직렬 변환부(Serializer)는 기지국의 채널 카드 등에 설치되고, 직렬 데이터에 대해 병렬 변환을 수행하는 병렬 변환부(Deserializer)는 데이터 컴바이닝 카드 등에 설치된다.

또한 이렇게 CDMA 링크를 연결하는 소자인 SERDES에는 칩 내부의 PLL(Phase Locked Loop, 위상 동기 루프)이 락(LOCK) 상태로 되어 직렬화된 데이터를 수신하여 제대로 복원할 준비가 되었는지를 알려주는 상태 신호인 LOCK* 신호와, 수신부의 병렬 변환부(Deserializer)가 락이 걸리지 않았을 경우 락이 걸리도록 송신부에서 싱크 패턴의 데이터를 보내도록 제어하는 동기(SYNC) 신호가 있다.

도 1은 종래 서데스의 블록구성도이다.

이에 도시된 바와 같이, 동기 패턴을 생성하는 동기 생성부(12)를 구비한 송신단(10)의 PLD(Programmable Logic Device, 프로그램 가능 논리 장치)(11)와; 상기 송신단(10)의 PLD(11)로부터 동기 패턴과 병렬 데이터를 입력받아 직렬 데이터로 변환시키는 직렬 변환부(13)와; 상기 직렬 변환부(13)에서 직렬 변환된 직렬 데이터를 인터페이스(20)를 통해 입력받아 병렬 데이터로 변환시키고, 복원할 준비가 되었는지를 알려주는 상태 신호인 락(LOCK*) 신호를 상기 동기 생성부(12)로 출력하는 병렬 변환부(31)와; 상기 병렬 변환부(31)에서 출력된 병렬 데이터를 입력받는 수신단(30)의 PLD(32)로 구성된다.

이와 같이 구성된 종래 기술의 동작을 첨부한 도면에 의거하여 상세히 설명하면 다음과 같다.

먼저 직렬 변환부(13)와 병렬 변환부(31)의 데이터 및 상태, 제어 신호는 인터페이스(20)를 통해 서로 연결되어 있다. 이러한 인터페이스(20)는 백플레인(Backplane) 또는 케이블(Cable)로 구성된 백보드(Backboard)이다.

그리고 CDMA 데이터를 전송하기 위하여 채널 카드인 송신단(10)의 PLD(11)에서 전송 데이터를 직렬 변환부(13)로 보내 직렬 변환부(13)에서 직렬화하여 인터페이스(20)를 거쳐 수신단(30)으로 보낸다.

그러면 데이터 컴바이닝 카드인 수신단(30)의 병렬 변환부(31)에서는 수신한 데이터를 병렬화하여 PLD(32)로 보내 데이터를 처리한다.

이 경우 직렬 변환부(13)와 병렬 변환부(31) 간 링크가 제대로 설정되지 못하면 데이터 통신에 장애가 발생한다.

이를 해결하기 위해 서데스(SERDES) 소자에는 병렬 변환부(31)가 락이 되지 않을 경우, 즉 링크가 제대로 설정되지 않을 경우에 대비해 상태(LOCK*) 신호와 제어(SYNC) 신호가 있다. LOCK* 신호는 수신단(30)의 병렬 변환부(31)의 락 상태를 알려주는 신호로써, 락 상태(통신 가능 상태)이면 로우 레벨(LOW)이고, 락 상태가 아니면 하이 레벨(HIGH)이다. SYNC 신호는 송신단(10)의 직렬 변환부(13)에 있는 신호로써, SYNC에 하이 신호를 인가하면, 송신단(10)의 PLD(11)에서 어떠한 데이터가 나오든 상관없이 직렬 변환부(13)에서는 수신단(30)의 병렬 변환부(31)의 락킹(Locking)을 위한 싱크 패턴(SYNC PATTERN)을 병렬 변환부(31)로 전송한다. 싱크 패턴이 들어오면 병렬 변환부(31)는 일정 시간이 지난 후 락 상태로 천이 된다.

이러한 종래 기술의 동작을 좀더 상세히 설명하면 다음과 같다.

도 2는 종래 서데스의 동기 패턴 발생을 보인 타이밍도이다.

여기서 참조번호 40은 수신단(30)의 병렬 변환부(30)의 락(LOCK*) 신호이자 송신부(10)에 직렬 변환부(13)에 대한 동기(SYNC) 신호이고, 41은 이 신호가 하이 레벨 상태이며, 42는 이 신호가 로우 레벨 상태임을 나타낸다.

또한 참조번호 50은 직렬 변환부(13)에서 전송되는 전송 데이터인 차분(Differential) 출력 데이터 DO+/-이고, 51은 전송 데이터의 동기 패턴(SYNC PATTERN)이며, 52는 전송 데이터의 데이터(DATA)이다.

또한 참조번호 60은 동기 신호의 타이밍 요구 조건이고, 61의 T1은 동기 펄스 폭(SYNC pulse width)이고, 62의 T2는 동기 패턴에 의한 병렬 변환부(31)의 락 시간(Deserializer Lock time from SYNC PATTERN)이다.

그래서 수신단(30)의 병렬 변환부(31)가 락 상태가 아니면, 송신단(10)의 직렬 변환부(13)에서 싱크 패턴을 보내어, 송/수신단 간의 링크를 재설정하기 위해 수신단(30)의 병렬 변환부(31)의 LOCK* 핀(Active Low)과 송신단(10) 직렬 변환부(13)의 SYNC 핀(Active High)을 연결한다.

도 2에서 보는 것과 같이, 수신단 병렬 변환부의 상태가 락이 아니면(LOCK* = 1)(41), 이 신호는 곧 송신단(10)의 직렬 변환부(13)의 SYNC 신호로 연결되어(40) 송신단(10)의 직렬 변환부(13)에서 동기 패턴을 수신단(30)의 병렬 변환부(31)로 전송하게 된다(41).

동기 패턴을 수신한 병렬 변환부(31)는 일정 시간 후(T2)(62) 락 상태로 되어(42), 송/수신단 간에 링크가 안정적으로 설정되어 정상적인 데이터로 통신이 가능하게 된다(52).

그리고 도 2에서 보여지듯이, 동기 패턴을 생성하기 위해서는 SYNC 신호의 길이에 만족해야 할 조건인 T1(61)과 T2(62)가 있으므로, 수신단(30)의 병렬 변환부(31)의 LOCK*과 송신단(10)의 직렬 변환부(13)의 SYNC를 바로 연결하지 않고, 수신단(30)의 병렬 변환부(31)의 LOCK* 신호를 받아 송신단(10)의 PLD(11)에 입력하여 SYNC 신호의 요건에 맞도록 신호를 동기 생성부(12)에서 재생성한 뒤 직렬 변환부(13)의 SYNC 핀에 입력한다.

그러나 이러한 종래 기술에 의해 송/수신단 간의 통신이 이루어질 경우에는 다음과 같은 문제점이 있었다.

첫째, 링크 인터페이스 소자인 병렬 변환부의 LOCK* 신호가 로우인 경우, 즉 병렬 변환부에 의해 직렬 변환부와 병렬 변환부 간의 링크가 제대로 설정되었다고 판단된 경우에는 수신단에 비정상 데이터가 수신될지라도 수신단의 입장에서 링크 소자의 링크 상태를 재설정 할 수가 없다.

즉, 송신단에서 직렬 변환부를 거쳐 수신단의 병렬 변환부를 통해 PLD로 들어온 데이터에 패리티 에러나 CRC(Cyclic Redundancy Check) 에러 등이 발생한 경우에 수신단의 입장에서는 양호하지 못한 데이터가 수신이 되고 있다고 판단할 뿐 링크 소자가 의심이 되더라도 링크 소자에 아무런 조치를 취할 수가 없는 문제점이 있었다.

둘째, 병렬 변환부의 상태가 불안정하여 송신단의 직렬 변환부에서 동기 패턴을 보내도 병렬 변환부의 LOCK* 신호가 안정되지 않을 경우에도 역시 수신단에서는 아무런 조치도 취할 수 없는 문제점도 있었다.

즉, 종래 기술에서와 같이 통신 시스템을 운용할 경우에는, 서데스 소자가 링크 상의 문제를 완벽하게 반영하지 못할 경우에 신뢰성 있는 데이터를 전송할 수 없다는 문제점이 있게 되고, 또한 병렬 변환부가 일시적인 외부 환경에 의해 또는 내부 문제로 인해 비정상 동작을 할 경우에 수신단에서는 제어가 불가능하여, 전송된 데이터의 신뢰성이 현저히 떨어지게 되고, 심지어는 데이터 전송 자체가 불가능해 질 수 있는 문제점이 있게 된다.

이에 본 발명은 상기와 같은 종래의 제반 문제점을 해결하기 위해 제안된 것으로, 본 발명의 목적은 송수신을 담당하는 소자인 서데스의 상태 및 데이터를 감 시하고 제어하여 CDMA 데이터 전송에 대한 신뢰도를 향상시킬 수 있는 서데스 링크의 제어 장치 및 그 방법을 제공하는데 있다.

상기와 같은 목적을 달성하기 위하여 본 발명의 일실시예에 의한 서데스 링크의 제어 장치는, 서데스의 수신단의 PLD로부터 제어 신호를 입력 받아 동기 패턴을 생성하는 동기 생성부를 구비한 송신단의 PLD와; 상기 송신단의 상기 PLD로부터 동기 패턴과 병렬 데이터를 입력받아 직렬 데이터로 변환시키는 직렬 변환부와; 상기 직렬 변환부에서 직렬 변환된 직렬 데이터를 인터페이스를 통해 입력받아 병렬 데이터로 변환시키고, 복원할 준비가 되었는지를 알려주는 상태 신호인 락 신호를 상기 서데스의 수신단의 상기 PLD로 출력하는 병렬 변환부와; 상기 서데스 수신단의 병렬 변환부에서 병렬 데이터와 락 신호를 입력받아 락 신호의 상태를 체크하여 서데스의 상태를 감시하여 마리크로프로세서로 출력하고 상기 마이크로프로세서에서 입력된 제어신호를 상기 락신호와 함께 송신단의 PLD로 출력하는 상기 서데스 수신단의 PLD와; 상기 서데스 수신단의 PLD로부터 상태 신호를 입력받아 상기 서데스의 정상 동작 여부를 판단하여 상기 PLD로 상기 별렬 변환부의 재구동 신호, 새로운 링크 생성 신호 또는 싱크 팬턴 생성 신호 중 적어도 하나 이상의 제어 신호를 출력하는 마이크로 프로세서; 를 포함하여 이루어짐을 그 기술적 구성상의 특징으로 한다.

삭제

상기와 같은 목적을 달성하기 위하여 본 발명의 일실시예에 의한 서데스 링크의 제어 방법은,

서데스의 수신단에 수신된 데이터를 모니터링하여 데이터가 정상인지 판별하는 제 1 단계와; 상기 제 1 단계에서 데이터가 정상이 아니면, 링크 재설정을 명령을 신호를 생성하는 제 2 단계와; 상기 제 2 단계에서 생성된 신호와 락 신호를 논리합하여 송신단으로 전송하여 상기 송신단에서 동기 신호를 만들어 싱크 패턴을 전송할 수 있도록 하는 제 3 단계를 포함하여 수행함을 그 기술적 구성상의 특징으로 한다.

이하, 상기와 같은 본 발명, 서데스 링크의 제어 장치 및 그 방법의 기술적 사상에 따른 일실시예를 도면을 참조하여 설명하면 다음과 같다.

도 3은 본 발명의 일실시예에 의한 서데스 링크의 제어 장치의 블록구성도이 다.

이에 도시된 바와 같이, 서데스의 수신단(300)에서 병렬 데이터와 락(LOCK*) 신호를 입력받아 락 신호의 상태를 체크하여 서데스의 상태를 감시하는 PLD(320)와; 상기 PLD(320)로부터 상태(STaticS, STS) 신호를 입력받아 상기 서데스의 정상 동작 여부를 판단하여 상기 PLD(320)로 제어 신호를 출력하는 마이크로 프로세서(330)를 포함하여 구성된다.

상기에서 서데스 링크의 제어 장치는, 상기 수신단(300)의 상기 PLD(320)로부터 신호를 입력받아 동기 패턴을 생성하는 동기 생성부(111)를 구비한 송신단(100)의 PLD(110)와; 상기 송신단(100)의 상기 PLD(110)로부터 동기 패턴과 병렬 데이터를 입력받아 직렬 데이터로 변환시키는 직렬 변환부(120)와; 상기 직렬 변환부(120)에서 직렬 변환된 직렬 데이터를 인터페이스(200)를 통해 입력받아 병렬 데이터로 변환시키고, 복원할 준비가 되었는지를 알려주는 상태 신호인 락(LOCK*) 신호를 상기 수신단(300)의 상기 PLD(320)로 출력하는 병렬 변환부(310)를 더욱 포함하여 구성된다.

상기에서 수신단(300)의 PLD(320)는, 락(LOCK*) 신호를 입력받아 락 신호의 상태를 체크하는 락 상태 체크부(321)와; 락 신호를 입력받고, 상기 마이크로 프로세서(330)의 제어 신호를 입력받아 논리합 연산하여 동기 신호를 생성할 수 있도록 출력하는 논리합 연산부(322)를 포함하여 구성된다.

상기 수신단(300)의 상기 PLD(320)는, 상기 서데스가 정상 동작하지 않는다고 판단되면, 싱크 패턴을 생성하도록 하는 제어 신호를 출력하는 것을 특징으로 한다.

상기 수신단(300)의 상기 PLD(320)는, 상기 서데스가 정상 동작하지 않는다고 판단되면, 싱크 패턴을 생성하도록 하는 제어 신호를 출력하고, 생성된 싱크 패턴에 의해서도 상기 서데스가 정상 동작하지 않는다고 판단되면, 상기 서데스가 새로운 링크를 설정하도록 하는 제어 신호를 출력하는 것을 특징으로 한다.

상기 수신단(300)의 상기 PLD(320)는, 입력받은 락 신호의 상태가 계속적으로 천이되면, 상기 수신단(300) 내의 병렬 변환부(310)를 파워다운(Power Down, PWRDN)시켜 재시동에 의해 새로운 링크가 설정되도록 하는 제어 신호를 출력하는 것을 특징으로 한다.

도 4는 본 발명의 일실시예에 의한 서데스 링크의 제어 방법을 보인 흐름도이다.

이에 도시된 바와 같이, 서데스의 수신단(300)에 수신된 데이터를 모니터링하여 데이터가 정상인지 판별하는 제 1 단계(ST1)(ST2)와; 상기 제 1 단계에서 데이터가 정상이 아니면, 링크 재설정을 명령을 신호를 생성하는 제 2 단계(ST3)와; 상기 제 2 단계에서 생성된 신호와 락(LOCK*) 신호를 논리합하여 송신단(100)으로 전송하여 상기 송신단(100)에서 동기 신호를 만들어 싱크 패턴을 전송할 수 있도록 하는 제 3 단계(ST4)(ST5)를 포함하여 수행한다.

상기에서 서데스 링크의 제어 방법은, 상기 제 3 단계 후 비정상 데이터가 계속 전송되면, 상기 수신단 내의 병렬 변환부(310)를 파워다운 시켜 재시동에 의해 새로운 링크가 설정되도록 하는 제 4 단계(ST6 ~ ST9)를 더욱 포함하여 수행한 다.

도 5는 본 발명의 다른 실시예에 의한 서데스 링크의 제어 방법을 보인 흐름도이다.

이에 도시된 바와 같이, 병렬 변환부(310)의 락(LOCK*) 신호의 상태를 모니터링하여 락 신호의 상태가 계속적으로 천이하는지 판별하는 제 11 단계(ST11)(ST12)와; 상기 제 11 단계에서 락 신호의 상태가 계속적으로 천이하면, 상기 병렬 변환부(310)를 파워다운 시켜 재시동에 의해 새로운 링크가 설정되도록 하는 제 12 단계(ST13 ~ ST15)를 포함하여 수행한다.

이와 같이 구성된 본 발명에 의한 서데스 링크의 제어 장치 및 그 방법의 동작을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.

먼저 본 발명은 송수신을 담당하는 소자인 서데스의 상태 및 데이터를 감시하고 제어하여 CDMA 데이터 전송에 대한 신뢰도를 향상시키고자 한 것이다. 그래서 서데스의 송/수신단 간의 데이터 전송에 대한 신뢰도를 향상시키기 위해서 서데스 소자가 감지하지 못하는 링크 상의 불안정한 요소, 또는 서데스 소자의 비정상 동작 문제로 인해 전체적인 데이터 서비스에 문제가 발생하는 것을 방지하기 위하여, 안정된 상태로 링크를 제어하도록 한다.

이를 위해 수신단(300)은 병렬 변환부(310)의 LOCK* 신호를 인터페이스(200)를 통해서 송신단(100)으로 바로 보내는 것이 아니라, 수신단(300) 내의 PLD(320)로 입력하여 마이크로 프로세서(330)로부터 받은 명령과 논리합하여 그 결과를 송신단으로 보낸다.

이렇게 함으로써 링크 소자가 감지하지 못하는 불안정한 요소가 있는 링크는 제거되고, 안정된 링크로 재설정되어 비정상 데이터 수신 발생 확률이 감소된다.

또한 마이크로 프로세서(330)에 의해 병렬 변환부(310)가 비정상 동작을 한다고 판단될 경우, 또는 링크만 재설정해서는 안정된 데이터 링크를 제공할 수 없다고 판단될 경우에는 병렬 변환부(310)를 파워다운(Power Down) 시킨 후 재시동하여 안정된 링크가 설정되도록 한다.

이러한 본 발명의 동작을 좀더 상세히 설명하면 다음과 같다.

먼저 본 발명은 도 3에서와 같이, 수신단(300)의 병렬 변환부(310)에서 나온 LOCK* 신호를 송신단(100)으로 바로 보내지 않고 수신단(300) 내부의 PLD(320)로 입력한다.

수신단(300)의 PLD(320)에 입력된 신호는 마이크로 프로세서(330)에서 나온 명령과 논리합 연산부(322)에서 논리합 연산되어 송신단(100)의 SYNC 신호 만드는 동기 생성부(111)로 전송된다.

이때 마이크로 프로세서(330)는 병렬 변환부(310)를 통해 PLD(320)로 수신된 데이터를 모니터링하여 데이터가 정상 데이터인지 또는 패리티 에러나 CRC 에러가 발생했는지 여부 등을 판단하여 데이터가 정상인지를 판단하게 된다.

그래서 계속해서 비정상 데이터가 수신될 경우에는 링크가 불안정한 것으로 판단하고 링크 재설정을 명령하는 제어 신호를 생성한다.

수신단(300)은 이 신호를 병렬 변환부(310)의 LOCK* 신호와 논리합 연산부 (322)에서 논리합 연산하여 송신단(100)의 PLD(110)의 동기 생성부(111)로 전송하여, 송신단(100)의 PLD(110)의 동기 생성부(111)에서 SYNC 신호를 만들어 동기 패턴을 전송하도록 한다.

그리고 수신단(300)에 수신되는 데이터가 계속해서 비정상 데이터로 판단되어 송신단(100)에서 동기 패턴을 보내 링크를 재설정하는 동작을 연속해서 하는데도 불구하고 비정상 데이터가 계속해서 전송되는 경우 역시 병렬 변환부(310)가 비정상 동작하는 것으로 판단하고 병렬 변환부(310)를 파워다운 시킨 뒤 재시동하여 새로운 링크를 설정하도록 한다.

또한 수신단(300)의 마이크로 프로세서(330)는 송신단(100)에서 수신단(300)의 PLD(320)의 LOCK* 신호를 보고 동기 패턴을 만드는 동작을 하는 것과는 별개로, 병렬 변환부(310)의 LOCK* 상태를 모니터링하여, LOCK* 상태가 안정된 상태로 있지 못하고 계속해서 천이될 경우에 병렬 변환부(310)가 비정상 동작하는 것으로 판단하고, 병렬 변환부(310)를 파워다운 시킨 뒤 재시동하여 새로운 링크를 설정하도록 한다.

이처럼 본 발명은 송수신을 담당하는 소자인 서데스의 상태 및 데이터를 감시하고 제어하여 CDMA 데이터 전송에 대한 신뢰도를 향상시키게 되는 것이다.

이상에서 본 발명의 바람직한 실시예를 설명하였으나, 본 발명은 다양한 변화와 변경 및 균등물을 사용할 수 있다. 본 발명은 상기 실시예를 적절히 변형하여 동일하게 응용할 수 있음이 명확하다. 따라서 상기 기재 내용은 하기 특허청구범위의 한계에 의해 정해지는 본 발명의 범위를 한정하는 것이 아니다.

이상에서 살펴본 바와 같이, 본 발명에 의한 서데스 링크의 제어 장치 및 그 방법은 송수신을 담당하는 소자인 서데스의 상태 및 데이터를 감시하고 제어하여 CDMA 데이터 전송에 대한 신뢰도를 향상시킬 수 있는 효과가 있게 된다.

또한 본 발명은 링크 소자가 인지하지 못하는 링크 상의 불안정한 요소가 있을 경우, 링크를 재설정하여 안정된 상태의 링크로 데이터를 주고 받음으로써 비정상 데이터를 전송할 확률을 최소화시킴으로서 서데스를 통한 통신 회로의 신뢰성을 향상시킬 수 있는 효과가 있게 된다.

더불어 본 발명은 병렬 변환부가 비정상 동작을 할 경우에도 병렬 변환부를 재시동시킴으로써 정상 동작으로 되돌려 신뢰성 있는 통신 서비스를 제공할 수 있는 효과도 있게 된다.

Claims (9)

1. 삭제
2. 서데스의 수신단의 PLD로부터 제어 신호를 입력 받아 동기 패턴을 생성하는 동기 생성부를 구비한 송신단의 PLD와;

   상기 송신단의 상기 PLD로부터 동기 패턴과 병렬 데이터를 입력받아 직렬 데이터로 변환시키는 직렬 변환부와;

   상기 직렬 변환부에서 직렬 변환된 직렬 데이터를 인터페이스를 통해 입력받아 병렬 데이터로 변환시키고, 복원할 준비가 되었는지를 알려주는 상태 신호인 락 신호를 상기 서데스의 수신단의 상기 PLD로 출력하는 병렬 변환부와;

   상기 서데스 수신단의 병렬 변환부에서 병렬 데이터와 락 신호를 입력받아 락 신호의 상태를 체크하여 서데스의 상태를 감시하여 마리크로프로세서로 출력하고 상기 마이크로프로세서에서 입력된 제어신호를 상기 락신호와 함께 송신단의 PLD로 출력하는 상기 서데스 수신단의 PLD와;

   상기 서데스 수신단의 PLD로부터 상태 신호를 입력받아 상기 서데스의 정상 동작 여부를 판단하여 상기 PLD로 상기 별렬 변환부의 재구동 신호, 새로운 링크 생성 신호 또는 싱크 팬턴 생성 신호 중 적어도 하나 이상의 제어 신호를 출력하는 마이크로 프로세서; 를 포함하여 구성된 것을 특징으로 하는 서데스 링크의 제어 장치.
3. 제 2 항에 있어서 , 상기 수신단의 PLD는,

   락 신호를 입력받아 락 신호의 상태를 체크하는 락 상태 체크부와;

   락 신호를 입력받고, 상기 마이크로 프로세서의 제어 신호를 입력받아 논리합 연산하여 동기 신호를 생성할 수 있도록 출력하는 논리합 연산부를 포함하여 구성된 것을 특징으로 하는 서데스 링크의 제어 장치.
4. 제 2 항에 있어서 , 상기 수신단의 상기 PLD는,

   상기 서데스가 정상 동작하지 않는다고 판단되면, 싱크 패턴을 생성하도록 하는 제어 신호를 출력하는 것을 특징으로 하는 서데스 링크의 제어 장치.
5. 제 2 항에 있어서 , 상기 수신단의 상기 PLD는,

   상기 서데스가 정상 동작하지 않는다고 판단되면, 싱크 패턴을 생성하도록 하는 제어 신호를 출력하고, 생성된 싱크 패턴에 의해서도 상기 서데스가 정상 동작하지 않는다고 판단되면, 상기 서데스가 새로운 링크를 설정하도록 하는 제어 신호를 출력하는 것을 특징으로 하는 서데스 링크의 제어 장치.
6. 제 2 항에 있어서 , 상기 수신단의 상기 PLD는,

   입력받은 락 신호의 상태가 계속적으로 천이되면, 상기 수신단 내의 병렬 변환부를 파워다운 시켜 재시동에 의해 새로운 링크가 설정되도록 하는 제어 신호를 출력하는 것을 특징으로 하는 서데스 링크의 제어 장치.
7. 서데스의 수신단에 수신된 데이터를 모니터링하여 데이터가 정상인지 판별하는 제 1 단계와;

   상기 제 1 단계에서 데이터가 정상이 아니면, 링크 재설정 명령 신호 를 생성하는 제 2 단계와;

   상기 제 2 단계에서 생성된 신호와 락 신호를 논리합하여 송신단으로 전송하여 상기 송신단에서 동기 신호를 만들어 싱크 패턴을 전송할 수 있도록 하는 제 3 단계를 포함하여 수행하는 것을 특징으로 하는 서데스 링크의 제어 방법.
8. 제 7 항에 있어서, 상기 서데스 링크의 제어 방법은,

   상기 제 3 단계 후 비정상 데이터가 계속 전송되면, 상기 수신단 내의 병렬 변환부를 파워다운 시켜 재시동에 의해 새로운 링크가 설정되도록 하는 제 4 단계를 더욱 포함하여 수행하는 것을 특징으로 하는 서데스 링크의 제어 방법.
9. 병렬 변환부의 락 신호의 상태를 모니터링하여 락 신호의 상태가 계속적으로 천이하는지 판별하는 제 11 단계와;

   상기 제 11 단계에서 락 신호의 상태가 계속적으로 천이하면, 상기 병렬 변환부를 파워다운 시켜 재시동에 의해 새로운 링크가 설정되도록 하는 제 12 단계를 포함하여 수행하는 것을 특징으로 하는 서데스 링크의 제어 방법.

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