CN110149163B - 一种标准数字时钟系统冗余切换的电路 - Google Patents

Abstract

本发明公开了一种标准数字时钟系统冗余切换的电路，包括：一主控板，具有至少一种系统时钟，发送所述至少一种系统时钟；及至少一主链路板，电性连接所述主控板，从连接链路上提取出所述至少一种系统时钟，依据所述至少一种系统时钟产生时钟信号，其中，所述主控板发送出所述时钟信号；选择一时钟源作为最高优先级时钟源，所述时钟源的时钟信号为一系统时钟；当时钟源发生故障丢失时，自动选择下一路时钟源；及当时钟源发生恢复正常时，自动切换回最高优先级的时钟源。如此，在通过复接器串接的模式下，不导致因为主设备故障导致串接的全部设备都不能正常工作。

Description

一种标准数字时钟系统冗余切换的电路

技术领域

本发明涉及通信技术领域，特别涉及一种标准数字时钟系统冗余切换的电路。

背景技术

在通信网络中，时间同步网是不可少的一个组成部分，不同的业务对时间同步有着不同的要求。精确时钟同步在时间和频率同步控制领域中的重要技术之一。

现有设备通常采用上述三种时钟源中的一种作为系统时钟源，配置不够灵活。当设备的时钟源出现故障时，通常通信都会被迫中断，且串接的全部复接器设备都受到影响。例如：当复接器A的时钟异常时，复接器B和复接器C均不能正常工作；在复接器A的时钟正常时，如果复接器B的输入时钟异常（例如复接器B选择从链路a提取时钟作为时钟源，而此时链路a发生线路中断），则复接器B、复接器C均不能正常工作。

因此，本案提供一种标准数字时钟系统冗余切换的电路。

发明内容

本发明要解决的技术问题在于，针对现有技术的上述缺陷，提供一种标准数字时钟系统冗余切换的电路，其可以选择性的采用印制电路板（PCB）板插卡式结构（最大两块主控板、十块其他单板）。如此，在串接的模式下，不至于因为主设备故障导致串接的全部复接器都不能正常工作。

本发明解决其技术问题所采用的技术方案是：构造一种标准数字时钟系统冗余切换的电路，其中，一种标准数字时钟系统冗余切换的方法，包括：

选择一时钟源作为最高优先级时钟源，所述时钟源的时钟信号为一系统时钟；

当时钟源发生故障丢失时，自动选择下一路时钟源；及

当时钟源发生恢复正常时，自动切换回最高优先级的时钟源。

所述时钟源为一输入时钟，所述输入时钟为自发时钟、主控外部时钟或各个链路时钟。

当所述时钟源为一自发时钟时，一复接器设备一直保持在自发状态。

另外，采用上述方法的标准数字时钟系统冗余切换的电路，包括： 一主控板，具有至少一种系统时钟，发送所述至少一种系统时钟；及 至少一主链路板，电性连接所述主控板，从连接链路上提取出所述至少一种系统时钟，依据所述至少一种系统时钟产生一时钟信号；

其中，所述主控板发送出所述时钟信号。

所述主控板包括一时钟同步芯片，其锁定主控板的时钟输入接口输入的所述至少一种系统时钟。

所述至少一种系统时钟的同步时钟信号为2Mbit/s或2MHz。

所述至少一主链路板反向传送所述时钟信号到所述主控板。

所述主控板接收所述时钟信号后，锁定所述时钟信号。

所述时钟信号为复接器设备的系统时钟。

实施一种标准数字时钟系统冗余切换的电路，具有以下有益效果：标准数字时钟系统冗余切换的电路可配置选择多路输入时钟作为时钟源，在链路故障时，能够自动按照优先级选择下一个输入时钟作为系统时钟源。当外部时钟源全部故障时，自动切换到自发时钟，保证系统继续稳定运行，当故障恢复以后，能够重新还原时钟源为输入时钟。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明之标准数字时钟系统冗余切换的电路的示意图；及

图2为本发明之标准数字时钟系统冗余切换的方法于电路运作时的说明图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

请参阅图1，其为本发明之标准数字时钟系统冗余切换的电路的示意图。如图所示，标准数字时钟系统冗余切换的电路包含主控板1与至少一主链路板（2），于图示实施例中，有多数个主链路板（2），即主链路板1至主链路板n。标准数字时钟系统冗余切换的电路更输出时钟到至少一个业务节点接口板（3），同理，实施例中的业务节点接口板（3）可以有复数个，即业务节点接口板1至业务节点接口板n。其中，主控板（1）、主链路板（2）与业务节点接口板（3）可以选择性的皆包含标准数字时钟系统。再者，本发明之标准数字时钟系统冗余切换的电路可以应用于通信技术领域的复接器设备，且采用印制电路板（PCB）板插卡式结构（最大两块主控板（1）、十块其他单板），所有单板通过背板总线互连互通，时钟信号也从主控板（1）发出经过背板向其他单板发送。

上述复接器设备可以是一种小容量、多业务的复用及传输设备，它能为用户提供综合的通信功能，满足用户对电话、数据以及计算机网络连接的实际需要。它的多种传输方式使其能灵活的应用在各种通信网络中：可以作为光电一体化综合通信业务接入设备，或作为小容量多业务节点接口的脉冲编码调制（PCM）复接器设备，或作为专线网络的综合通信业务接入设备。复接器设备可以将1~30路电话和1路N×64kbit/s速率以太网信号复合成一个标准的2M（E1）即终端2048kbit/s（E1）接口的通道进行传输。该设备采用的专用数字复接芯片，它将设备中的数字逻辑功能几乎全部集成，从而显着提高了产品的性能并降低了成本。该设备整机性能优良，工作稳定可靠，功耗低，集成度高，体积小，易于安装维护。

再者，标准数字时钟系统冗余切换的电路中所述“冗余”是指是指系统为了提升其可靠度，刻意配置重复的零件或是机能。冗余一般是为了备用，或是失效安全的考虑，也有可能是了提升系统性能，像是卫星导航系统接收器，或是多线程计算机处理。图1实施例是应用于如图2的复接器设备，提高复接器设备可靠性，复接器设备作为通讯传输设备，设备连接通常采用同步方式，其系统时钟可以选择设备自身的时钟、外部输入的时钟、亦或从链路提取时钟。

如图1所示，主控板（1）处于系统核心地位，其提供的系统时钟，经过背板总线向各个链路板（2）和业务节点接口板（3）传输。主控板（1）输出的系统时钟可以作为主时钟，其是产生准确定时信号用以控制其他时钟及可能还有设备的时钟；在由单一参考时钟控制所有时钟以取得完全同步网，这个控制时钟一般称为主时钟。但是，主控板1可以有多个时钟，例如，在具有两个以上参考时钟的完全同步网，其间通过链路互相同步的情形，其中应有一参考时钟的精度和稳定度最高，作为主控时钟。

此外，主控板（1）支持多种类型的输入时钟作为时钟源，可选的类型有自发时钟、主控外部时钟、各个链路时钟。时钟源可以例如用来为环形脉冲发生器提供频率稳定且电平匹配的方波时钟脉冲信号，它可以由石英晶体振荡器和与非门组成的正反馈振荡电路组成，其输出送至环形脉冲发生器。时钟源会有时钟频率（又译：时钟频率速度，英语：clockrate），其是指同步电路中时钟的基础频率，它以“若干次周期每秒”来度量，即脉冲信号之间的时间间隔称为周期；而将在单位时间（如1秒）内所产生的脉冲个数称为频率。频率是描述周期性循环信号（包括脉冲信号）在单位时间内所出现的脉冲数量多少的计量名称；频率的标准计量单位是Hz（赫兹）。

基于上述，主控板（1）产生系统时钟的方式有多种，例如，主控板（1）内置具有三级钟标准的晶振，具有自发产生时钟的能力。当复接器设备采用自发时钟作为系统时钟时，处于主设备地位，其他设备连接时，应同步主设备的时钟。主控板（1）内更可以置时钟同步芯片，可以锁定主控板（1）的时钟输入接口输入的时钟（2Mbit/s或2MHz），锁定之后作为系统时钟向其他单板发送。上述时钟同步芯片可以举例是通过各个能产生时钟的器件线连接到时钟信号线SCL线上来实现的，上述的各个器件可能都有自己独立的时钟（例如主控板（1）、主链路板（2）与业务节点接口板（3）各自的标准数字时钟系统），各个时钟信号的频率、周期、相位和占空比可能都不相同，由于“线与”的结果，在时钟信号SCL线上产生的实际时钟的低电平宽度由低电平持续时间最长的器件决定，而高电平宽度由高电平持续时间最短的器件决定。

如此，主链路板（2）可以从连接链路（例如E1接口或同步数字体系SDH光接口）上提取出并且锁定时钟信号，然后将时钟信号反向传送到主控板（1），主控板（1）将其锁定后作为系统时钟向其他单板发送。本发明所涉及的复接器设备，最大可插入十块主链路板（2），故可支持10路时钟输入。

请参阅图2，其为本发明之标准数字时钟系统冗余切换的方法于电路运作时的说明图。标准数字时钟系统冗余切换的方法在软件中可以支持多种类型的输入时钟作为时钟源，可选的类型有自发时钟、主控外部时钟、各个链路时钟。所以，当自发时钟处于最高优先级时，复接器设备忽略其他类型的时钟，一直保持在自发状态。或者，选择的输入时钟不含自发时钟时，则系统启动时默认选择最高优先级时钟作为时钟源。因此，当时钟源发生故障丢失时，软件结合优先级和链路状态（外部时钟状态），软件自动选择下一路时钟源。反之，当所有的输入时钟或链路都处于故障状态时，软件自动切换时钟源到自发时钟。同一时间，软件同时观察输入时钟或链路状态。

所以，一旦任意输入时钟或链路恢复正常，则自动切换时钟源回到外部输入时钟或锁定的链路时钟。换言之，本发明通过软件可配置选择多路输入时钟作为时钟源，且支持优先级选择。而且，本发明可以达到链路故障时，能够自动按照优先级选择下一个输入时钟作为系统时钟源。如此，当设备的时钟源出现故障时，通信不会被迫中断，且串接的全部复接器设备也不受到影响，则复接器B、复接器C均能正常工作。即在串接的模式下，不至于因为主设备故障导致串接的全部复接器都不能正常工作。以上可以为一种软件设计逻辑的说明方式。

在图2的内容举例来说，假设当前有如下3台复接器设备对接，其中复接器A作为主设备，采用自发时钟；复接器B作为从设备，其提取链路时钟作为时钟源，优先级按 a、b、c、d顺序设置；复接器C作为从设备，其提取链路时钟作为时钟源，优先级按 e、f顺序设置。

正常情况下，复接器B上电启动后，从a链路提取时钟作为系统时钟源，两台复接器设备开始正常通信。假设此时a、b、c链路发生故障，则软件检测到此故障后，根据优先级首先查询b链路状态，由于b链路故障，故依据优先级，下一查询c链路，直至d链路。由于d链路正常，故软件选择d链路作为时钟源。假设此时所有链路全部故障，则复接器B将使用自发时钟作为系统时钟。软件开始监控所有链路，当任一链路恢复正常时，重新切换到链路时钟。

综上所述，本发明，标准数字时钟系统冗余切换的电路，其电路包含主控板1与至少一主链路板2，且其方法包含自动切换到未故障时钟，如此，在串接的模式下，不至于因为主设备故障导致串接的全部复接器都不能正常工作，并可在配置的多输入时钟源，且支持设置优先级；所以，外部输入的时钟源丢失或故障时，能够自动切换到自发时钟，保障设备继续正常工作；外部输入的时钟源恢复时，能够自动切换回外部时钟源。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (3)

1.一种标准数字时钟系统冗余切换的电路，其特征在于，电路采用印制电路板插卡式结构，所有单板通过背板总线互连互通，时钟信号从主控板发出经过背板向其他单板发送，包括有主控板与多个主链路板、复数个业务接口板，主控板、主链路板与业务接口板皆包含标准数字时钟系统；主控板具有至少一种系统时钟，其间通过链路互相同步，主控板具有一精度和稳定度最高的主控时钟，发送所述至少一种系统时钟；所述多个主链路板电性连接所述主控板，从连接链路上提取出所述至少一种系统时钟，依据所述至少一种系统时钟产生时钟信号并且锁定时钟信号，然后将时钟信号反向传送到主控板，主控板将其锁定后作为系统时钟向其他单板发送；所述时钟信号为串接模式下复接器设备的系统时钟；其中，所述主控板发送出所述时钟信号，提供的系统时钟，经过背板总线向各个链路板和业务接口板传输；主控板输出的系统时钟作为主时钟，产生准确定时信号用以控制其他时钟；所述标准数字时钟系统冗余切换的方法包括：选择一时钟源作为最高优先级时钟源，所述时钟源的时钟信号为一系统时钟；当时钟源发生故障丢失时，自动选择下一路时钟源；及当时钟源发生恢复正常时，自动切换回最高优先级的时钟源；所述时钟源为一输入时钟，所述输入时钟为自发时钟、主控外部时钟或各个链路时钟；当所述时钟源为自发时钟时，复接器设备忽略其他类型的时钟，复接器设备一直保持在自发状态；或者，当选择的输入时钟不含自发时钟时，则系统启动时默认选择最高优先级时钟作为时钟源；当时钟源发生故障丢失时，能于同一时间同时观察输入时钟或链路状态的软件结合优先级和链路状态，软件自动选择下一路时钟源；当所有的输入时钟或链路都处于故障状态时，软件自动切换时钟源到自发时钟。

2.根据权利要求1所述的一种标准数字时钟系统冗余切换的电路，其特征在于，所述主控板包括一时钟同步芯片，其锁定主控板的时钟输入接口输入的所述至少一种系统时钟。

3.根据权利要求1或2任一项所述的一种标准数字时钟系统冗余切换的电路，其特征在于，所述至少一种系统时钟的同步时钟信号为2Mbit/s或2MHz。

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