KR100369685B1 - 교환기의 기준클럭 동기 장치 및 그 방법 - Google Patents

Abstract

본 발명은 교환기 시스템의 기준클럭 신호 동기에 관한 것으로, 특히, 다수의 셀프에서 각각 기준클럭을 사용하는 경우, 상기 기준클럭 신호가 동기 되도록 하는 것에 관한 것이며, 다수의 회로보드로 이루어지는 제1 내지 제3 셀프와; 셀프로부터 입력되는 기준클럭 신호에 의하여 시스템 클럭을 생성하고 출력하는 제어보드와; 제1 셀프로부터 출력되는 상태 신호를 입력받아 출력하는 버퍼와; 제2 셀프로부터 출력되는 상태 신호와 버퍼로부터 출력되는 상태 신호에 의하여 제2 셀프로부터 출력되는 기준클럭 신호를 제어보드에 출력하는 제1 링크모듈과; 제3 셀프로부터 출력되는 상태 신호와 제2 셀프로부터 출력되는 상태 신호에 의하여 제3 셀프로부터 출력되는 기준클럭 신호를 제어보드에 출력하는 제2 링크모듈로 이루어지는 특징 등에 의하여 마스터 회로보드가 있는 셀프로부터 출력되는 기준클럭신호를 제어보드에 인가하도록 하므로써, 동기가 일치된 시스템 클럭신호를 출력하게 하는 효과와, 셀프를 하나에서부터 시작하여 자유롭게 증설할 수 있는 효과가 있다

Description

교환기의 기준클럭 동기 장치 및 그 방법{A METHOD AND A DEVICE OF SYNCHRONIZATION REFERENCE CLOCK FOR EXCHANGER}

본 발명은 교환기 시스템의 기준클럭 신호 동기에 관한 것으로, 특히, 다수의 셀프에서 각각 기준클럭을 사용하는 경우, 상기 기준클럭 신호가 동기 되도록 하는 것에 관한 것이다.

교환기 시스템에서는 개별적인 기능을 하는 다수의 회로보드로 구성되고, 각 회로보드는 입력된 데이터 신호를 처리하여 출력하고, 상기 출력된 데이터 신호는 다른 기능을 하는 회로보드에서 입력하게 된다.

상기와 같은 교환기 시스템은 특정 회로보드에서 처리 또는 생성된 데이터 신호를 다른 회로보드에서 모두 인식을 할 수 있어야 하며, 상기와 같이 각각의 회로보드에서 처리된 신호를 해당되는 다른 회로보드가 인식하기 위하여서는, 모든 회로보드의 데이터 신호를 일정한 클럭(Clock) 신호에 동기 또는 일치시켜야 한다.

좀더 상세히 설명하면, 일 예로서, 특정 회로보드에서 처리된 데이터 신호가 시작하는 위치, 종료되는 위치 또는 '1' 과 '0' 으로 표현되는 각각의 데이터 신호가 표시되는 위치 등을 서로 인식할 수 있어야 하고, 상기와 같이 데이터 신호의 인식이 가능하도록 하는 것을 클럭 동기(Synchronous)라고 한다.

상기와 같이 교환기 시스템의 각 회로보드가 처리한 데이터 신호 동기를 위하여 사용되는 신호를 기준클럭 신호라고 하며, 교환기 시스템의 경우는셀프(Shelf) 단위로 기준클럭을 발생하므로, 셀프가 다른 경우, 다른 셀프로부터 데이터 신호가 입력되는 경우, 기준클럭신호에 차이 특히, 위상(Phase)에 차이가 있으면, 시스템 내부의 전송 데이터 신호에 오류가 발생하는 문제가 있다.

이하, 종래 기술에 의한 교환기에서의 기준클럭 동기에 관하여 첨부된 도면을 참조하여 설명한다.

종래 기술을 설명하기 위하여 첨부된 것으로, 도1 은 종래 기술의 일 예에 의한 셀프 하나의 교환기 시스템 구성도 이고, 도2 는 종래 기술의 다른 일 예에 의한 다수 셀프 교환기의 시스템 구성도 이다.

상기 첨부된 도1을 참조하면, 종래 기술에 의한 셀프 하나의 교환기 시스템은, 각각 다른 기능을 하는 다수의 회로보드를 상호 연결시켜주고 데이터 신호를 전송하는 베이직 마더 보드(Basic Mother Board) 또는 백플레인(Back Plane)(10)과,

상기 백플레인(10)에 접속되고, S 모드와 T 모드 중에서 하나의 모드로 동작하도록 선택할 수 있는 것으로, S 모드 상태에서는 ISDN 단말기 2대 또는 컴퓨터 1대와 교환기를 접속하게 하고, T 모드 상태에서는 음성채널 2 회선과 데이터 채널 1 회선의 신호를 처리하며, 자체적으로 기준클럭을 발생할 수 있는 STI 보드(Board)(20)와,

상기 백플레인(10)에 접속되고, 음성채널 2 회선과 데이터 채널 1 회선의 신호를 처리하며, 자체적으로 기준클럭을 발생할 수 있는 BRI(Basic Rate Interface) 보드(Board)(30)와,

상기 백플레인(10)에 접속되고, 음성채널 30 회선과 데이터 채널 1 회선의 신호를 처리하며, 자체적으로 기준클럭을 발생할 수 있는 PRI(Primary Rate Interface) 보드(40)와,

상기 백플레인(10)에 접속되는 동시에 상기의 각 회로보드로부터 인가되는 기준클럭 신호에 의하여, 교환기 시스템 데이터 처리의 기준이 되는 시스템 클럭을 생성하는 PLLU(Phase Locked Loop Unit)(55)가 포함되고, 상기 생성된 시스템 클럭에 의하여 교환기의 각 회로보드(20,30,40)를 제어 및 감시하는 제어(MP: Main Processor) 보드(50)와,

상기 각 회로보드(20,30,40)와 접속되어 해당 경로(Path)로 데이터 신호를 전송하는 ISDN 망(60)을 구성된다.

상기 첨부된 도2 는 상기 1과 같은 구성의 셀프가 일 예로서 3개 구성된 상태를 도시한 것으로써, STIB(20,21,22)와 BRIB(30,31,32)와 PRIB(40,41,42)는 동일한 기능을 하는 것으로 셀프마다 하나씩 구비되고,

MPB(50)는 교환기 시스템 단위로 하나만 구비되는 구성이다.

이하, 상기와 같은 구성의 종래 기술에 의한 교환기 시스템을 상기 첨부된 도면을 참조하여 상세히 설명한다.

상기 도1을 참조하면, 일 예로서, PRIB(40)가 ISDN 망(60)에 접속하는 경우, PRIB(40)는 상기 MPB(50)의 제어에 의하여 상기 백플레인(10)에 기준클럭을 출력하는 마스터(Master)가 되는 동시에 출력단자(Out)를 통하여 BRIB(30)에 로우(Low) 신호를 출력한다.

상기 PRIB(40)로부터 출력되는 로우(Low) 신호를 입력단자(IN)를 통하여 인가 받은 BRIB(30)는, 상기의 로우 신호에 의하여 슬레이브(Slave)로 동작하면서, 상기 백플레인(10)에 기준클럭신호를 출력하지 않게 되고, 또한, 출력단자(OUT)를 통하여 STIB(20)에 로우(Low) 신호를 출력한다.

또한, 상기 BRIB(30)로부터 출력되는 로우(Low) 신호를 입력단자(IN)를 통하여 인가 받은 STIB(20)는, 상기의 로우 신호에 의하여 슬레이브(Slave)로 동작하면서, 상기 백플레인(10)에 기준클럭신호를 출력하지 않게 된다.

따라서, 상기 MPB(50)는 백플레인(10)을 통하여 PRIB(40)로부터 인가되는 기준클럭신호를 인가받고, PLLU(55)에서 처리하여 상기 인가되는 기준클럭신호에 동기된 시스템 클럭신호를 생성하고, 상기 생성된 시스템 클럭신호에 의하여 교환기 시스템을 감시하고 제어하며, 각 회로보드(20,30,40)가 데이터 신호를 처리하도록 한다.

상기 도1 에 의한 다른 예로서, BRIB(30)가 상기 ISDN 망(60)에 접속되어 데이터 신호를 송수신 하는 경우, 상기 MPB(50)는 PRIB(40)를 제어하여 기준클럭을 발생하지 못하도록 제어하여, 상기 PRIB(40)가 슬레이브로 동작하도록 하는 동시에, BRIB(30)는 마스터로 동작하도록 제어한다.

따라서, 상기 BRIB(30)의 출력단자(OUT)로부터 출력되는 로우(Low) 신호에 의하여 STIB(20)는 슬레이브로 동작하므로, 상기 BRIB(30)에서 발생된 기준클럭신호만이 백플레인(10)에 출력되고, MPB(50)에 입력되어, PLLU(55)에 의하여 시스템 클럭을 생성하게 된다.

또한, 상기 STIB(20)가 ISDN 망(60)에 접속되는 경우는, 상기와 동일한 과정을 거쳐, BRIB(30)와 PRIB(40)가 슬레이브로 동작하고, STIB(20)가 마스터로 동작하므로써, 상기 STIB(20)로부터 출력되는 기준 클럭에 의하여 MPB(50)가 시스템 클럭을 생성하게 된다.

상기 첨부된 도2를 참조하여 다른 일 예에 의한 교환기 시스템을 설명하면, 각각의 셀프(Shelf)는 STIB(20,21,22)와, BRIB(30,31,32)와 PRIB(40,41,42)를 포함하여 구성하는 동시에 제1 셀프에서는 MPB(50)를 더 포함하여 구성된다.

상기 각각의 셀프를 구성하는 회로보드는 도1 설명에서 이미 상세히 설명한 것과 동일하게 동작하는 동시에, 하나의 회로보드가 마스터로 동작하는 경우, 다른 회로보드는 모두 슬레이브로 동작한다.

따라서, 상기와 같은 구성의 종래 기술에 의한 교환기 시스템의 동작을 요약하여 설명하면, 도1 과 같이, 셀프가 하나인 교환기 시스템의 MPB(50)는 하나의 셀프로부터 출력되는 기준클럭신호를 인가 받으므로, 셀프 단위로 클럭신호의 위상을 일치시킬 수 있으나, 도2 와 같이 셀프가 다수인 경우는, 각각의 셀프로부터 출력되는 기준클럭 신호의 위상(Phase)에 차이가 발생할 수 있으므로, 셀프 단위로 동기(Synchronous)가 일치된 시스템 클럭 신호를 출력하기 어려운 문제가 있었다.

본 발명의 기술은 셀프가 다수인 교환기 시스템의 시스템 클럭을 동기시키는 장치 및 방법에 관한 것으로, 시스템을 용이하게 확장할 수 있는 동시에, 위상이 일치하는 시스템 클럭을 발생 하므로써, 오류 발생과 잡음발생이 없는 데이터 신호를 처리하도록 하는 것이 그 목적이다.

상기와 같은 목적을 달성하기 위하여 안출한 본 발명은, 교환기에 있어서, 다수의 회로보드로 이루어지는 제1 내지 제3 셀프와; 상기 셀프로부터 입력되는 기준클럭 신호에 의하여 시스템 클럭을 생성하고 출력하는 제어보드와; 상기 제1 셀프로부터 출력되는 상태 신호를 입력받아 출력하는 버퍼와; 상기 제2 셀프로부터 출력되는 상태 신호와 상기 버퍼로부터 출력되는 상태 신호에 의하여 상기 제2 셀프로부터 출력되는 기준클럭 신호를 상기 제어보드에 출력하는 제1 링크모듈과; 상기 제3 셀프로부터 출력되는 상태 신호와 상기 제2 셀프로부터 출력되는 상태 신호에 의하여 상기 제3 셀프로부터 출력되는 기준클럭 신호를 상기 제어보드에 출력하는 제2 링크모듈로 이루어지는 특징이 있다.

또한, 본 발명은, 제1 내지 제3 셀프, 제어보드, 버퍼, 제1 내지 제2 링크모듈로 이루어지고 각각의 셀프로부터 입력되는 기준클럭신호에 의하여 시스템 클럭신호를 출력하는 교환기에 있어서, 상기 제1 셀프에 기준클럭신호를 출력하는 마스터 회로보드가 있는 경우 상기 제1 셀프의 마스터 회로보드로부터 출력되는 기준클럭으로 시스템 클럭을 생성하는 첫째 셀프 과정과; 상기 제2 셀프에 기준클럭신호를 출력하는 마스터 회로보드가 있는 경우 상기 제2 셀프의 마스터 회로보드로부터 출력되는 기준클럭으로 시스템 클럭을 생성하는 둘째 셀프 과정과; 상기 제3 셀프에 기준클럭신호를 출력하는 마스터 회로보드가 있는 경우 상기 제3 셀프의 마스터 회로보드로부터 출력되는 기준클럭으로 시스템 클럭을 생성하는 셋째 셀프 과정과; 상기 셋째 셀프 과정에서 제3 셀프에 마스터 회로보드가 없는 경우 클럭오류 발생을 통보하고 종료하는 오류검출과정으로 이루어지는 특징이 있다.

도1 은 종래 기술의 일 예에 의한 셀프 하나의 교환기 시스템 구성도 이고,

도2 는 종래 기술의 다른 일 예에 의한 다수 셀프 교환기의 시스템 구성도 이며,

도3 은 본 발명 기술에 의한 교환기의 기준클럭 동기 장치 기능 구성도 이고,

도4 는 본 발명 기술에 의한 교환기의 기준클럭 동기 방법 순서도 이다.

** 도면의 주요 부분에 대한 부호 설명 **

10,11,12 : 백플레인 20,21,22 : STIB 회로보드

30,31,32 : BRIB 회로보드 40,41,42 : PRIB 회로보드

50 : 제어보드 55 : PLLU

60 : ISDN 망 100: 제1 셀프

110 : 제2 셀프 120 : 제3 셀프

130 : 버퍼 132,134 : 제어버퍼

140 : 제1 링크 모듈 142,152 : 풀업 저항

144,154 : 풀다운 저항 146,156 : 인버터

150 : 제2 링크 모듈

이하, 본 발명 기술에 의한 것으로, 교환기의 기준클럭 동기 장치 및 그 방법을 첨부된 도면을 참조하여 설명한다.

본 발명 기술을 설명하기 위하여 첨부된 것으로, 도3 은 본 발명 기술에 의한 교환기의 기준클럭 동기 장치 기능 구성도 이고, 도4 는 본 발명 기술에 의한 교환기의 기준클럭 동기 방법 순서도 이다.

상기 첨부된 도3을 참조하면, 본 발명 기술에 의한 교환기의 기준클럭 동기 장치 구성은, STIB(20,21,22), BRIB(30,31,32), PRIB(40,41,42) 등과 같은 다수의 ISDN용 회로보드(Circuit Board)가 포함되어 이루어지는 제1 내지 제3 셀프(100, 110, 120)와,

상기 셀프(100,110,120)로부터 기준클럭 신호를 입력받고, PLLU(55)에 인가하여 시스템 클럭을 생성하는 동시에, 교환기 시스템의 각 기능부를 감시하고 제어를 위한 제어신호를 출력하는 제어보드(MPB)(50)와,

상기 제1 셀프(Shelf 1)(100)로부터 기준클럭신호가 출력된다는 표시의 상태 신호를 입력받아 일시저장 한 후 출력하는 동시에 상기 상태 신호를 수신하는 측과 전기적으로 차폐시키는 기능을 하여 신호가 역으로 전달되지 않도록 하는 버퍼(Buffer)(130)와,

상기 제2 셀프(Shelf 2)(110)를 구성하는 회로보드들 중에서 기준클럭신호를 출력하고 있다는 표시의 로우(Low) 레벨 상태 신호를 입력단자(IN)로 입력받고, 상기 버퍼(130)로부터 출력되는 하이(High) 레벨 상태 신호를 출력단자(OUT)로 입력 받으므로서, 상기 제2 셀프(110)로부터 출력되는 기준클럭 신호를 상기 제어보드(50)에 출력하는 제1 링크모듈(Link Module 1)(140)과,

상기 제3 셀프(Shelf 3)(120)를 구성하는 다수의 회로보드들 중에서, 기준클럭신호를 출력하고 있다는 표시의 하이(High) 레벨 상태 신호를 입력단자(IN)로 입력받고, 상기 제1 링크모듈(140)로부터 출력되는 하이(High) 레벨 상태 신호를 출력단자(OUT)로 입력 받으므로서, 상기 제3 셀프(120)로부터 출력되는 기준클럭 신호를 상기 제어보드(50)에 출력하는 제2 링크모듈(Link Module 2)(150)로 구성되는 동시에,

상기 제1 링크모듈(140)과 제2 링크 모듈(150)은,

입력단자(IN)에 연결 되므로써, 상기 입력단자(IN)에 상태 신호가 인가되지 않는 경우는 접지(Ground)와 연결되어, 로우(Low) 레벨의 상태를 유지하도록 하는 풀다운 저항(Pull Down Resistor)(144, 154)과,

출력단자(OUT)에 연결 되므로써, 상기 출력단자(OUT)에 상태 신호가 인가되지 않는 경우는 전원전압(Vcc)과 연결되어, 하이(High) 레벨의 상태를 유지하도록 하는 풀업 저항(Pull Up Resistor)(142,152)과,

상기 입력단자(IN)로 인가되는 상태 신호 또는 상기 풀다운 저항(144,154)에 의하여 유지되는 상태 신호의 레벨(Level)을 반전시켜 출력하는 인버터(Invertor)(146,156)와,

상기 인버터(146,156)와 출력단자(OUT)에 인가되는 상태 신호 또는 상기 풀업저항(142,152)에 의하여 유지되는 상태 신호를 앤드(AND) 연산하여 출력하는 앤드 게이트(AND Gate)(148,158)와,

상기 앤드 게이트(148,158)로부터 출력되는 상태 신호에 의하여 해당 셀프(110,120)로부터 입력되는 기준클럭신호의 출력을 제어하는 3 상태(Tri-State) 제어버퍼(132,134)로 이루어진다.

상기 첨부된 도4를 참조하면, 본 발명 기술에 의한 교환기의 기준클럭 동기 방법은, 제1 내지 제3 셀프(100,110,120), 제어보드(MPB)(50), 버퍼(130), 제1 내지 제2 링크모듈(140,150)로 이루어지고, 각각의 셀프(100,110,120)로부터 입력되는 기준클럭신호에 의하여 시스템 클럭신호를 출력하는 교환기에 있어서,

상기 제1 셀프(100)에 기준클럭신호를 출력하는 마스터(Master) 회로보드가 있는 경우(S100), 제1 및 제2 링크모듈(140,150)의 입력단자(IN)와 출력단자(OUT)에 로우(Low) 레벨의 상태신호를 인가하므로써, 상기 제1 셀프(100)를 구성하는 다수의 회로보드 중에서, 기준클럭신호를 출력하는 마스터 회로보드로부터 출력되는 기준클럭으로 시스템 클럭을 생성하는(S110) 첫째 셀프 과정과,

상기 제2 셀프(110)에 기준클럭신호를 출력하는 마스터 회로보드가 있는 경우(S120), 제1 링크모듈(140)의 입력단자(IN)에 로우(Low) 레벨의 상태신호를 인가하고 출력단자(OUT)에는 하이(High) 레벨의 상태신호를 인가하므로써, 상기 제2 셀프(110)의 마스터 회로보드로부터 출력되는 기준클럭을 인가받고 시스템 클럭을 생성하는(S130) 둘째 셀프 과정과,

상기 제3 셀프(120)에 기준클럭신호를 출력하는 마스터 회로보드가 있는 경우(S140), 제2 링크모듈(150)의 입력단자(IN)와 출력단자(OUT)에 하이(High) 레벨의 상태 신호를 인가하므로써, 상기 제3 셀프(120)의 마스터 회로보드로부터 출력되는 기준클럭을 인가받아 시스템 클럭을 생성하는(S150) 셋째 셀프 과정과,

상기 셋째 셀프 과정에서 제3 셀프(120)에 마스터 회로보드가 없는 경우(S140), 클럭오류(Clock Error) 발생을 통보하고 종료하는(S160) 오류검출과정으로 구성된다.

이하, 상기와 같은 구성의 본 발명 기술에 의한 것으로, 교환기의 기준클럭 동기 장치 및 그 방법을 첨부된 도면을 참조하여 상세히 설명한다.

제1 내지 제3 셀프(100,110,120)로 구성되고, 상기 각각의 셀프가 기준클럭신호를 출력할 수 있는 교환기에 있어서, 제1 셀프(100)로부터 출력되는 기준클럭신호는 MPB(50)에 직접 인가되는 동시에 상기 제1 셀프(100)로부터 출력되는 상태 신호는 버퍼(130)에 출력된다.

상기 버퍼(130)로부터 출력되는 상태신호는 제1 링크모듈(140)의 출력단자(OUT)에 인가되는 동시에 제2 셀프(110)에 입력되고, 상기 제2 셀프(110)로부터 출력되는 상태 신호는 제1 링크모듈(140)의 입력단자(IN)와 제2 링크모듈(150)의 출력단자(OUT)에 인가되는 동시에 제3 셀프(120)에 인가된다.

상기 제3 셀프(120)로부터 출력되는 상태 신호는 제2 셀프(150)의 입력단자(IN)에 출력된다.

상기 제1 및 제2 링크모듈(140,150)의 입력단자(IN)에는 접지와 연결되는 풀다운 저항(144,154)에 의하여, 상태신호가 전혀 인가되지 않는 경우, 로우 레벨의상태를 유지하고, 출력단자(OUT)는 전원(Vcc)과 연결되는 풀업 저항(142,152)에 의하여, 상태신호가 전혀 인가되지 않는 경우에 하이 레벨의 상태를 유지한다.

상기 제1 및 제2 링크모듈(140,150)은 입력단자(IN)로 입력되는 신호의 레벨 상태를 반전시키는 인버터(146,156) 출력과, 출력단자(OUT)로 입력되는 신호를 상기 앤드게이트(148,158)에서 입력받고, 앤드(And) 연산하여 출력한다.

상기 앤드게이트(148,158)의 출력신호는 상기 제어버퍼(132,134)에 각각 인가되고, 상기의 출력신호를 인가 받은 각각의 제어버퍼(132,134)는 해당되는 셀프(110,120)로부터 입력되는 기준클럭신호의 출력을 제어한다.

상기와 같은 구성을 이용하는 본 발명의 기준클럭 동기 방법은, 제1 셀프(100)에 ISDN 망(60)과 접속되고 데이터 신호를 송수신하는 마스터 회로보드(20,30,40)가 있는 경우(S100), 제1 및 제2 링크모듈(140,150)의 입력단자(IN)와 출력단자(OUT)에 각각 로우 레벨의 상태 신호를 입력(S110) 하므로써, 상기 제1 셀프(100)로부터 출력되는 기준클럭신호 만이 상기 MPB(50)에 인가되도록 한다.

상기의 첫째 셀프 과정을 좀더 상세히 설명하면, 일 예로서, 제1 셀프(100)에 기준클럭신호를 출력하는 마스터(Master) 회로보드(20,30,40)가 있는 경우, 상기 제1 셀프(100)의 마지막 연결되는 회로보드(20)로부터 로우(Low) 레벨의 상태 신호가 출력되며, 따라서, 상기 버퍼(130)는 로우 상태의 신호를 입력받고, 상기 제1 링크모듈(140)의 출력단자(OUT)에 로우 레벨의 상태 신호를 인가하는 동시에, 제2 셀프(110)를 구성하는 첫 번째 회로보드(41)에 로우 레벨의 상태 신호를 입력시킨다.

상기 제2 셀프(110)를 구성하는 각각의 회로보드(21,31,41)는 해당 출력단자(Out)에 로우 레벨의 상태 신호를 출력하는 동시에 상기 제1 링크 모듈(140)의 입력단자(IN)와 제2 링크 모듈(150)의 출력단자(OUT) 그리고, 제3 셀프(120)를 구성하는 회로보드 중에서 첫 번째 회로보드(42)에 로우 레벨의 상태 신호를 입력시킨다.

상기 제3 셀프(120)의 회로보드(42)는 해당 출력단자(Out)를 통하여 로우 레벨의 상태 신호를 출력하므로써, 최종 위치에 있는 회로보드(22)의 출력단자(Out)에서도 로우 레벨의 상태 신호를 출력하고, 상기 제2 링크 모듈(150)의 입력단자(IN)에 출력한다.

따라서, 제1 및 제2 링크 모듈(140,150)의 입력단자(IN)와 출력단자(OUT)에는 모두 로우 레벨의 상태 신호가 인가된다.

상기와 같은 상태 신호를 인가 받은, 제1 및 제2 링크 모듈(140,150)을 동시에 설명하면, 입력단자(IN)로 인가된 로우 레벨의 상태신호는 인버터(146,156)에 의하여 하이 레벨 신호로 변환되고 앤드 게이트(148,158)의 일측 단자에 인가되며, 또한, 출력단자(OUT)에 인가된 로우 레벨의 상태신호는 입력된 레벨을 유지하면서 상기 앤드 게이트(148,158)의 다른 일측 단자에 인가된다.

상기 앤드 게이트(148,158)는 하이 레벨과 로우 레벨의 신호를 입력받고, 앤드 연산하므로, 로우 레벨의 신호를 출력하며, 상기 로우 레벨의 신호를 제어신호로 입력받는 제어버퍼(132,134)는 입력되는 신호를 출력하지 못하게 된다.

상기 제어버퍼(132,134)의 출력은 MPB(50)에 입력되는 것으로, 상기와 같은 신호에 의하여, 혹시 해당 셀프(110,120)로부터 인가될 수도 있는 기준클럭신호는 상기 MPB(50)에 인가되지 못하게 된다.

다른 일 예로서, 제2 셀프(110)를 구성하는 회로보드(21,31,41) 중에서, 특정한 회로보드가 ISDN 망(60)에 접속하여 데이터 신호 전송을 하는 경우, 상기 회로보드(21)의 출력단자(Out)로부터는 로우 레벨의 상태 신호가 출력되고, 상기 제1 링크 모듈(140)의 입력단자(IN)에 출력된다.

이때, 상기 제1 셀프(100)로부터는 상태 신호가 출력되지 않고, 따라서, 버퍼(130)는 로우 레벨의 상태신호가 인가되며, 상기 버퍼(130)의 기능에 의하여 상기 로우 레벨의 신호가 상기 제1 링크 모듈(140)의 출력단자(OUT)에 출력하지 못하게 되므로, 상기 출력단자(OUT)에 연결된 풀업 저항(142)에 의하여 하이(High) 레벨의 상태신호가 앤드 게이트(148)에 인가된다.

따라서, 상기 앤드 게이트(148)는 입력단자(IN)와 출력단자(OUT)에 하이레벨의 상태 신호가 동시 입력되므로, 하이 상태의 신호를 출력하고, 상기의 하이 상태 신호를 입력받은 제어버퍼(132)는 입력되는 기준클럭신호를 출력하므로써, 상기 MPB(50)에 인가한다.

이때, 상기 제2 링크 버퍼(150)의 입력단자와 출력단자에는 로우 레벨의 상태신호가 입력되므로, 앤드 게이트(158)는 로우 상태의 신호를 출력하고, 상기의 로우 상태 신호를 입력받는 제어버퍼(134)는 입력신호를 출력하지 못하게 한다.

또 다른 일 예로서, 제3 셀프(120)를 구성하는 회로보드(22,32,42) 중에서상기와 같이 ISDN 망(60)에 접속되는 마스터 회로보드가 있고, 기준클럭신호를 출력하는 경우, 상기 제2 링크 모듈(150)의 출력단자(Out)는 제2 셀프(110)로부터 상태신호를 전혀 인가 받지 못하므로, 풀업 저항(152)에 의하여 하이 레벨의 신호를 상기 앤드 게이트(158)의 일측 입력단에 인가하는 동시에, 상기 하이 레벨의 신호는 제1 링크 모듈(140)의 입력단자(IN)에 인가된다.

상기 제3 셀프의 회로보드(22) 출력단자(Out)로부터 로우 레벨의 상태 신호를 인가받은 제2 링크 모듈(150)의 입력단자(IN)는 인버터(156)에 의하여 하이레벨의 신호로 변환한 후, 상기 앤드 게이트(158)에 출력하므로, 상기 앤드 게이트(158)는 양측 입력단자를 통하여 모두 하이 상태의 신호를 입력받고, 앤드 연산하여 하이 상태의 신호를 제어버퍼(134)에 출력한다.

상기 앤드 게이트(158)로부터 하이 상태의 신호를 인가 받은 제어버퍼(134)는 제3 셀프(120)로부터 입력받은 기준클럭신호를, 상기 MPB(50)에 출력하고, 제1 링크 모듈(140)은 입력단자(IN)에 상기와 같이 하이 레벨의 신호를 인가 받으므로, 인버터(146)에 의하여 로우 레벨의 신호로 변환되고, 상기 앤드 게이트(148)는 하이 레벨과 로우 레벨의 입력 신호를 앤드 연산하여 로우 레벨의 신호를 상기 제어버퍼(132)에 출력한다.

상기와 같은 앤드 게이트(148,158)의 로직 테이블을 요약하면, 다음 표와 같다.

IN	OUT	설 명
0	0	제1 셀프
0	1	제2 셀프
1	0	-
1	1	제3 셀프

따라서, 상기와 같은 구성의 본 발명 기술은 셀프가 다수인 교환기에 있어서, 각각의 셀프로부터 출력되는 기준클럭신호가, 동시에 MPB(50) 입력되지 않고, 마스터 회로보드가 있는 셀프의 기준클럭신호만이 MPB(50)에 입력되므로, 동기가 일치된 시스템 클럭 신호를 발생할 수 있는 동시에, 셀프를 하나에서부터 시작하여 자유롭게 증설할 수 있다.

상기와 같은 구성의 본 발명 기술은, 셀프가 다수 있는 교환기에 있어서, 마스터 회로보드가 있는 셀프로부터 출력되는 기준클럭신호를 제어보드에 인가하도록 하므로써, 동기가 일치된 시스템 클럭신호를 출력하게 하는 효과가 있다.

또한, 셀프를 하나에서부터 시작하여 자유롭게 증설할 수 있는 효과가 있다.

Claims (5)

1. 교환기에 있어서,

   다수의 회로보드로 이루어지는 제1 내지 제3 셀프와,

   상기 셀프로부터 입력되는 기준클럭 신호에 의하여 시스템 클럭을 생성하고 출력하는 제어보드와,

   상기 제1 셀프로부터 출력되는 상태 신호를 입력받아 출력하는 버퍼와,

   상기 제2 셀프로부터 출력되는 상태 신호와 상기 버퍼로부터 출력되는 상태 신호에 의하여 상기 제2 셀프로부터 출력되는 기준클럭 신호를 상기 제어보드에 출력하는 제1 링크모듈과,

   상기 제3 셀프로부터 출력되는 상태 신호와 상기 제2 셀프로부터 출력되는 상태 신호에 의하여 상기 제3 셀프로부터 출력되는 기준클럭 신호를 상기 제어보드에 출력하는 제2 링크모듈로 구성되는 것을 특징으로 하는 교환기의 기준클럭 동기 장치.
2. 제1 항에 있어서, 상기 제1 링크모듈과 제2 링크 모듈은,

   입력단자에 연결되는 풀다운 저항과,

   출력단자에 연결되는 풀업 저항과,

   상기 입력단자로 인가되는 상태 신호를 반전시켜 출력하는 인버터와,

   상기 인버터와 출력단자에 인가되는 상태 신호를 앤드 연산하여 출력하는 앤드 게이트와,

   상기 앤드 게이트로부터 인가되는 상태 신호에 의하여 해당 셀프로부터 입력되는 기준클럭신호의 출력을 제어하는 제어버퍼로 이루어져 구성되는 것을 특징으로 하는 교환기의 기준클럭 동기 장치.
3. 제1 항에 있어서,

   상기 버퍼로부터 출력되는 상태 신호는 제1 링크 모듈의 출력단자와 제2 셀프에 인가되고,

   상기 제2 셀프로부터 출력되는 상태 신호는 제1 링크 모듈의 입력단자와 제2 링크 모듈의 출력단자 그리고 제3 셀프에 인가되며,

   상기 제3 셀프로부터 출력되는 상태 신호는 제2 링크 모듈의 입력단자에 입력되는 것을 특징으로 하는 교환기의 기준클럭 동기 장치.
4. 제1 내지 제3 셀프, 제어보드, 버퍼, 제1 내지 제2 링크모듈로 이루어지고 각각의 셀프로부터 입력되는 기준클럭신호에 의하여 시스템 클럭신호를 출력하는 교환기에 있어서,

   상기 제1 셀프에 기준클럭신호를 출력하는 마스터 회로보드가 있는 경우 상기 제1 셀프의 마스터 회로보드로부터 출력되는 기준클럭으로 시스템 클럭을 생성하는 첫째 셀프 과정과,

   상기 제2 셀프에 기준클럭신호를 출력하는 마스터 회로보드가 있는 경우 상기 제2 셀프의 마스터 회로보드로부터 출력되는 기준클럭으로 시스템 클럭을 생성하는 둘째 셀프 과정과,

   상기 제3 셀프에 기준클럭신호를 출력하는 마스터 회로보드가 있는 경우 상기 제3 셀프의 마스터 회로보드로부터 출력되는 기준클럭으로 시스템 클럭을 생성하는 셋째 셀프 과정과,

   상기 셋째 셀프 과정에서 제3 셀프에 마스터 회로보드가 없는 경우 클럭오류 발생을 통보하고 종료하는 오류검출과정으로 이루어져 구성되는 것을 특징으로 하는 교환기의 기준클럭 동기 방법.
5. 제4 항에 있어서,

   상기 첫째 셀프 과정에서 제1 셀프에 마스터가 있는 경우 제1 및 제2 링크모듈의 입력과 출력단자에 로우 레벨의 상태신호를 인가하고,

   상기 둘째 셀프 과정에서 제2 셀프에 마스터가 있는 경우 제1 링크모듈의 입력단자에 로우 레벨의 상태신호를 인가하고 출력단자에는 하이 레벨의 상태신호를 인가하며,

   제3 셀프에 마스터가 있는 경우 제2 링크모듈의 입력과 출력단자에 하이 레벨의 상태 신호를 인가하는 것을 특징으로 하는 교환기의 기준클럭 동기 방법.