KR100322344B1 - 에이디에스엘의 디에스엘에이엠 동기 클럭 절체회로 - Google Patents

에이디에스엘의 디에스엘에이엠 동기 클럭 절체회로 Download PDF

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Abstract

본 발명의 목적은 DSLAM을 ATM망에 접속하여 원활한 데이터 전송을 하기 위해서 마스터 보드에 이상이 발생할 때, 동일한 기능을 가진 슬레이브 보드로 동기클럭을 절체하여 시스템이 안정되게 동작하도록 하는 ADSL의 DSLAM 동기클럭 절체회로를 제공하는 데에 있다. 이와같은 목적을 달성하기 위한 본 발명의 실시예에 따른 ADSL의 DSLAM 동기클럭 절체회로는 입력되는 클럭신호들의 이상 여부를 확인하여 동기 클럭신호를 절체하고, 입력 클럭신호들을 분주시켜 출력하는 제1,제2 보드와, 상기 제1,제2 보드로부터 출력되는 클럭신호들을 비교하여 상기 제1,제2 보드의 상태를 모니터링하는 신호 모니터링부를 포함하여 구성된다.

Description

에이디에스엘의 디에스엘에이엠 동기 클럭 절체회로{DSLAM motive clock cutting circuit of ADSL}
본 발명은 ADSL(Asymmetric Digital Subscriber Line)의 DSLAM(DSL Access Multiplexer) 동기클럭 절체회로에 관한 것으로, 특히 DSLAM을 ATM망에 접속하여 원할한 데이터 전송을 하기 위해서 마스터 보드에 이상이 발생할 때 동일한 기능을 가진 슬레이브 보드로 동기클럭을 절체하여 시스템이 안정되게 동작하도록 하는 ADSL의 DSLAM 동기클럭 절체회로에 관한 것이다.
ADSL의 DSLAM을 ATM망에 접속하여 원활한 데이터 전송을 하기 위해서는, ATM망과 DSLAM을 서로 동일한 동기 클럭을 사용해야 한다. 이를 위해 DSLAM에서는 동기클럭을 전화교환국으로부터 2가지 신호로 받고 있다.
그 2가지 신호는 ATM망으로 전송되는 STM1 클럭신호와 E1클럭신호이다.
CSUB 보드에서는 입력되는 STM1 클럭신호와 E1 클럭신호의 우선 순위를 정해서 시스템의 동기원으로 사용한다.
그러나, 종래의 DSLAM은 입력되는 STM1 클럭신호와 E1 클럭신호가 케이블 장애나 보드 고장등으로 DSLAM에 동기된 클럭신호의 공급이 중단되면 데이터 서비스에 영향을 주게 되는 문제점이 있었다.
따라서, 본 발명의 목적은 DSLAM을 ATM망에 접속하여 원활한 데이터 전송을 하기 위해서 마스터 보드에 이상이 발생할 때 동일한 기능을 가진 슬레이브 보드로 동기 클럭을 절체하여 시스템이 안정되게 동작하도록 하는 ADSL의 DSLAM 동기클럭 절체회로를 제공하는 데에 있다.
도 1은 본 발명의 실시예에 따른 ADSL의 DSLAM 동기클럭 절체회로의 구성을 나타낸 기능블록도,
도 2는 도 1에 따른 ADSL의 DSLAM 동기클럭 절체회로중 이중화부의 구성을 상세히 나타낸 기능블록도,
도 3은 도 1에 따른 신호원 선택부의 신호원 선택 과정을 설명하기 위한 나타낸 참고도,
도 4는 본 발명에 따른 ADSL의 DSLAM 동기클럭 절체회로의 각 구성의 입출력파형을 나타낸 파형도이다.
＜도면의 주요 부분에 대한 부호의 설명＞
1, 11 : 제 1 신호 체크부 2, 12 : 제 2 신호 체크부
3, 13 : 4 : 1 멀티플렉서 4, 14 : 3:1 멀티플렉서5, 15 : PLL부 6, 16 : 버퍼
7, 17 : 이중화부 8 : 신호 모니터링부
71 : 제 1 분주기 72 : 제 2 분주기
73 : 제 3 분주기 74 : 제 1 버퍼75 : 제 2 버퍼 76 : CSUB 보드
이와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 ADSL의 DSLAM 동기클럭 절체회로는 입력되는 E1 클럭신호의 이상 여부를 확인하는 제1신호 체크부, 입력되는 STM1 클럭신호의 이상 여부를 확인하는 제2신호 체크부, 상기 제1,제2 신호 체크부의 출력 신호중에서 하나의 신호를 선택하여 출력하는 4:1 멀티플렉서, 상기 4:1 멀티플렉서에서 출력되는 신호에 의해서 입력되는 E1 클럭신호, STM1 클럭신호 및 로컬 클럭신호중 하나의 클럭신호를 선택하여 출력하는 3:1 멀티플렉서, 상기 3:1 멀티플렉서로부터 출력되는 신호를 동기시키는 PLL부, 상기 PLL부에서 동기된 클럭신호와 입력신호(A/S_A)(MS_CBS)(RESET)(A/S_B)들에 의해서 동기 클럭을 절체하는 이중화부, 및 상기 이중화부에서 출력되는 신호에 의해서 상기 PLL부에서 동기된 클럭신호를 버퍼링하여 동기클럭을 출력하는 버퍼로 이루어진 제 1 보드; 입력되는 E1 클럭신호의 이상 여부를 확인하는 제1신호 체크부, 입력되는 STM1 클럭신호의 이상 여부를 확인하는 제2신호 체크부, 상기 제1,제2 신호 체크부의 출력신호중에서 하나의 신호를 선택하여 출력하는 4:1 멀티플렉서, 상기 4:1 멀티플렉서에서 출력되는 신호에 의해서 입력되는 E1 클럭신호, STM1 클럭신호 및 로컬 클럭신호중 하나의 클럭신호를 선택하여 출력하는 3:1 멀티플렉서, 상기 3:1 멀티플렉서로부터 출력되는 신호를 동기시키는 PLL부, 상기 PLL부에서 동기된 클럭신호와 입력신호(A/S_A)(MS_CBS)(RESET)(A/S_B)들에 의해서 동기클럭을 절체하는 이중화부, 상기 이중화부에서 출력되는 신호에 의해서 상기 PLL부에서 동기된 클럭신호를 버퍼링하여 동기클럭을 출력하는 버퍼로 이루어진 제 2 보드; 및 상기 제 1 보드 및 제 2 보드로부터 출력되는 클럭신호들을 비교함과 동시에 그 제 1 보드 및 제 2 보드의 상태를 모니터링하는 신호 모니터링부를 포함하여 구성된다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 1은 본 발명의 실시예에 따른 ADSL의 DSLAM 동기클럭 절체회로의 구성을 나타낸 기능블록도로서, 도 1에 도시된 바와같이, 본 발명의 실시예에 따른 ADSL의 DSLAM 동기클럭 절체회로는, 입력되는 클럭신호들의 이상 여부를 확인하여 동기 클럭신호를 절체하고, 입력 클럭신호들을 분주시켜 출력하는 제1,제2 보드와; 상기 제1,제2 보드로부터 출력되는 클럭신호들을 비교하여, 상기 제1,제2 보드의 상태를 모니터링하는 신호 모니터링부로 구성된다.
상기 제1 보드는, 입력되는 E1 클럭신호의 이상 여부를 확인하는 제 1 신호 체크부(SD1:1)와, 입력되는 STM1 클럭신호의 이상 여부를 확인하는 제 2 신호 체크부(SD2:2)와, 상기 제1 및 제2 신호 체크부(1,2)의 출력신호중에서 하나의 신호를 선택하여 출력하는 4:1 멀티플렉서(3)와, 상기 4:1 멀티플렉서(3)에서 출력되는 신호에 의해서 입력되는 E1 클럭신호(E1_clk), STM1 클럭신호(STM1_clk) 및 로컬 클럭신호(Local_clk)중 하나의 클럭신호를 선택하여 출력하는 3:1 멀티플렉서(4)와, 상기 3:1 멀티플렉서(4)로부터 출력되는 신호를 동기시키는 PLL부(Phase Lock Loop)부(5)와, 상기 PLL부(5)에서 동기된 클럭신호와 입력신호(A/S_A)(MS_CBS) (RESET)(A/S_B)들에 의해서 동기 클럭을 절체하는 이중화부(7)와, 상기 이중화부(7)에서 출력되는 신호에 의해서 상기 PLL부(5)에서 동기된 클럭신호를 버퍼링하여 동기 클럭(SYNC_OUT)을 출력하는 버퍼(6)로 구성된다.
그리고, 상기 제 2 보드는, 입력되는 E1 클럭신호의 이상 여부를 확인하는 제 1 신호 체크부(SD1:11)와, 입력되는 STM1 클럭신호의 이상 여부를 확인하는 제 2 신호 체크부(SD2:12)와, 상기 제1 및 제2 신호 체크부(11,12)의 출력신호중에서 하나의 신호를 선택하여 출력하는 4:1 멀티플렉서(13)와, 상기 4:1 멀티플렉서(13)에서 출력되는 신호에 의해서 입력되는 E1 클럭신호(E1_clk), STM1 클럭신호(STM1_clk) 및 로컬 클럭신호(Local_clk)중 하나의 클럭신호를 선택하여 출력하는 3:1 멀티플렉서(14)와, 상기 3:1 멀티플렉서(14)로부터 출력되는 신호를 동기시키는 PLL부(15)와, 상기 PLL부(15)에서 동기된 클럭신호와 입력신호(A/S_A)(MS_CBS)(RESET)(A/S_B)들에 의해서, 동기클럭을 절체하는 이중화부(17)와, 상기 이중화부(17)에서 출력되는 신호에 의해서 상기 PLL부(15)에서 동기된 클럭신호를 버퍼링하여 동기클럭(SYNC_OUT)을 출력하는 버퍼(16)로 구성된다.
도 2는 도 1에 따른 이중화부의 구성을 상세히 나타낸 기능블록도로서, 도 2에 도시된 바와같이, 상기 이중화부(7,17)는 입력되는 로컬 클럭신호(Local_C)를 분주하는 제 1 분주기(71)와, 입력되는 E1 클럭신호(E1_C)를 분주하는 제 2 분주기(72)와, 입력되는 STM1 클럭신호(STM1_C)를 분주하는 제 3 분주기(73)와, 입력되는 신호(S0_auto)(S1_auto)(S0)(S1)(Man_Auto0)(Man_Auto1)(A_SYNCF)(AS_B)들을 버퍼링하여 출력하는 제 1 버퍼(74)와, 입력되는 신호(MS_CBS)(RESET_L)(B_SYNCF)(ENA_DIS)(UNLOCK_in)(Reset_in)(Loc_Rx)들을 버퍼링하여 출력하는 제 2 버퍼(75)와, 상기 제 2 및 제 3 분주기(72,73)로부터 출력되는 클럭신호와 상기 제 1 및 제 2 버퍼(74,75)로부터 출력되는 신호들에 의해서 출력신호(PFD_REF)(SEL1_OUT)(SEL2_OUT)(AS_A)(A/S_LED)(DET_LOS)(DET_E1)(DET_S1)(DET_UNCLK)(RESET_NEG)(RESET_OUT)(Loc_Tx)(Sel_1)들을 발생하는 CSUB 보드(76)로 구성된다.
이와같이 구성된 본 발명의 실시예에 따른 ADSL의 DSLAM 동기 클럭 절체회로의 동작을 도 3 및 도 4를 참조하여 상세히 설명하면 다음과 같다.
먼저, 도 3을 참조하여 보드 이중화 순서를 설명하면 다음과 같다.
DSLAM 시스템에 전원이 인가되면 프로그램이 초기화된 후, 상기 신호 모니터링부(8)는 입력 제어 레지스터(Input Control Register)(미도시)의 8비트 데이터를 제 1 및 제 2 보드의 이중화부(7)(17)에서의 CSUB 보드(76)의 슬롯 17과 슬롯 18에 전송하여 상기 제 1 및 제 2 보드를 각각 마스터 보드와 슬레이브 보드로 지정해 준다.
여기서는 제 1 보드가 마스터 보드로 지정되고, 제 2 보드가 슬레이브 보드로 지정되었다고 가정하에 설명하기로 한다.
상기 입력 제어 레지스터에 저장된 8비트 데이터는 최상위 비트부터 순차적으로 최하위 비트까지 다음과 같이 구성된다.
또한, 출력 상태 레지스터(Output Status Register)에 저장된 8비트 데이터는 최상위비트부터 순차적으로 최하위비트까지 다음과 같이 구성된다.
상기 입력 제어 레지스터는 동기원을 선택하고, 입력신호 상태를 감시하며, 제 1 및 제 2 보드의 액티브(Active), 디세이블(Disable), 마스터(Master), 슬레이브(Slave), 오토(Auto) 및 매뉴얼(Mannual) 등을 표시해주고, 이 데이터에 따라서 동기원을 이중화 하게 된다. 상기 출력 상태 레지스터는 상기 입력 제어 레지스터에서 입력원 선택 상태를 표시해주면 소프트웨어적으로 처리할 수 있게 해준다.
상기 신호 모니터링부(8)는 상기 마스터 보드의 클럭신호 상태와 슬레이브 보드의 클럭신호 상태를 비교한 후, 마스터 보드의 클럭신호가 정상이면, 상기 이중화부(7)에 입력되는 A/S_A 신호는 하이레벨이 되고, A/S_B 신호는 하이레벨이 되고, RESET 신호는 하이레벨이 되고, 슬레이브 보드의 이중화부(17)에 입력되는 A/S_A신호는 로우레벨이 되므로, MS_CBS 신호가 하이레벨인 경우에는 상기 이중화부(7)는 로우레벨의 A/S_DET 신호를 생성하여 상기 버퍼(6)에 제공하게 된다.
상기 이중화부(7)에 입력되는 A/S_A 신호가 로우레벨이 되면 상기 마스터 보드는 슬레이브 보드로 절체되고, 슬레이브 보드는 마스터 보드로 절체가 된다.
상기 마스터 보드로 지정된 제 1 보드에서의 제 1 신호 체크부(1)에서는 입력되는 E1 클럭신호의 이상 여부를 체크하여, E1 클럭신호가 정상인 경우에는 하이 데이터를 4:1 멀티플렉서(3)를 거쳐 3:1 멀티플렉서(4)에 제공하게 된다.
상기 3:1 멀티플렉서(4)는 상기 4:1 멀티플렉서(3)로부터 출력되는 신호에 의해서 입력되는 E1 클럭신호를 선택하여 PLL 기준 입력신호(PLL REFERENCE INPUT)로 PLL부(5)에 제공하게 된다.
상기 PLL부(5)는 상기 3:1 멀티플렉서(4)로부터 출력되는 신호를 동기시켜 상기 버퍼(6)에 제공하게 된다.
상기 버퍼(6)는 상기 이중화부(7)로부터 출력되는 신호(AS_DET)에 의해서 상기 PLL부(5)에서 출력되는 동기 클럭신호를 백보드를 통해 업링크 셀프(Uplink Shelf)에 전송하게 되는 것이다.
여기서, 만약 상기 E1 클럭신호가 이상인 경우에는, 상기 4:1 멀티플렉서(3)를 거쳐 로우신호가 상기 3:1 멀티플렉서(4)에 제공되게 된다.
상기 3:1 멀티플렉서(4)는 상기 4:1 멀티플렉서(3)에서 제공된 로우신호에 의해서, 입력되는 STM1 클럭신호를 선택하게 된다. 상기 STM1 클럭신호는 상기 PLL부(5)에서 동기되어 버퍼(6)를 거쳐 백보드를 통해 업링크 셀프에 전송된다.
한편, 상기 마스터 보드의 이중화부(7)는 상기 신호 모니터링부(7)를 거쳐서 슬레이브 보드의 STM1 클럭신호의 입력 레벨을 확인하고 있으며, 그 슬레이브 보드의 STM1 클럭신호의 레벨이 로우레벨인 경우에는, 슬레이브 보드가 마스터 보드로 절체되면서, STM1 클럭신호가 3:1 멀티플렉서(14)에 의해서 선택되어 PLL부(15) 및 버퍼(16)를 거쳐 전송되게 된다. 이때, 마스터 보드에서의 제 1 신호 체크부(11)에 E1 클럭신호가 정상적으로 입력되면, 그 E1 클럭신호가 우선순위가 높으므로, 그 E1 클럭신호가 상기 PLL부(15) 및 버퍼(16)를 거쳐 전송되게 된다.
한편, 상기 마스터 보드에서 E1 클럭신호 및 STM1 클럭신호가 모두 로우레벨인 경우에는, 슬레이브 보드가 마스터 보드로 절체되면서 이때 다시 상기 E1 클럭신호 및 STM1 클럭신호의 레벨을 체크한 후, 이때에도 상기 E1 클럭신호 및 STM1 클럭신호의 레벨이 모두 로우레벨이면, 로컬 클럭신호가 PLL부(15)에 동기원으로 제공된다. 그러나, 로컬 클럭신호가 업링크 셀프에 제공되면, 그 업링크 셀프는 교환망과 데이터 전송을 할 수 없다. 따라서, 모뎀 셀프의 데이터를 업링크를 통해 교환망에 연결할 수 없고, DSLAM 시스템 내부에서만 데이터 전송이 되나 시스템이 다운되는 현상을 막을 수 있다.
상기 E1 클럭신호는 하나의 케이블을 사용해서 마스터 보드와 슬레이브 보드에 제공되고, 상기 STM1 클럭신호는 두 개의 케이블을 사용하므로 상호간에 입력상태의 확인이 가능하다.
이와 같은 본 발명은 DSLAM을 ATM망에 접속하여 원활한 데이터 전송을 하기 위해서 마스터 보드에 이상이 발생할 때, 동일한 기능을 가진 슬레이브 보드로 동기클럭을 절체함으로써 시스템이 안정되게 동작하도록 할 수 있는 효과가 있다.

Claims (4)

  1. 입력되는 E1 클럭신호의 이상 여부를 확인하는 제1신호 체크부, 입력되는 STM1 클럭신호의 이상 여부를 확인하는 제2신호 체크부, 상기 제1,제2 신호 체크부의 출력 신호중에서 하나의 신호를 선택하여 출력하는 4:1 멀티플렉서, 상기 4:1 멀티플렉서에서 출력되는 신호에 의해서 입력되는 E1 클럭신호, STM1 클럭신호 및 로컬 클럭신호중 하나의 클럭신호를 선택하여 출력하는 3:1 멀티플렉서, 상기 3:1 멀티플렉서로부터 출력되는 신호를 동기시키는 PLL부, 상기 PLL부에서 동기된 클럭신호와 입력신호들(A/S_A)(MS_CBS)(RESET)(A/S_B)에 의해서 동기 클럭을 절체하는이중화부, 및 상기 이중화부에서 출력되는 신호에 의해서 상기 PLL부에서 동기된 클럭신호를 버퍼링하여 동기클럭을 출력하는 버퍼로 이루어진 제 1 보드;
    입력되는 E1 클럭신호의 이상 여부를 확인하는 제1신호 체크부, 입력되는 STM1 클럭신호의 이상 여부를 확인하는 제2신호 체크부, 상기 제1,제2 신호 체크부의 출력 신호중에서 하나의 신호를 선택하여 출력하는 4:1 멀티플렉서, 상기 4:1 멀티플렉서에서 출력되는 신호에 의해서 입력되는 E1 클럭신호, STM1 클럭신호 및 로컬 클럭신호중 하나의 클럭신호를 선택하여 출력하는 3:1 멀티플렉서, 상기 3:1 멀티플렉서로부터 출력되는 신호를 동기시키는 PLL부, 상기 PLL부에서 동기된 클럭신호와 입력신호들(A/S_A)(MS_CBS)(RESET)(A/S_B)에 의해서 동기클럭을 절체하는 이중화부, 상기 이중화부에서 출력되는 신호에 의해서 상기 PLL부에서 동기된 클럭신호를 버퍼링하여 동기클럭을 출력하는 버퍼로 이루어진 제 2 보드; 및
    상기 제 1 보드 및 제 2 보드로부터 출력되는 클럭신호들을 비교함과 동시에 그 제 1 보드 및 제 2 보드의 상태를 모니터링하는 신호 모니터링부를 포함하여 구성되는 것을 특징으로 하는 ADSL의 DSLAM 동기클럭 절체회로.
  2. 삭제
  3. 삭제
  4. 제 1항에 있어서,
    상기 이중화부는, 입력되는 로컬 클럭신호를 분주하는 제 1 분주기;
    입력되는 E1 클럭신호를 분주하는 제 2 분주기;
    입력되는 STM1 클럭신호를 분주하는 제 3 분주기;
    입력되는 신호(S0_auto)(S1_auto)(S0)(S1)(Man_Auto0)(Man_Auto1)(A_SYNCF)(AS_B)들을 버퍼링하여 출력하는 제 1 버퍼;
    입력되는 신호(MS_CBS)(RESET_L)(B_SYNCF)(ENA_DIS)(UNLOCK_in)(Reset_in)(Loc_Rx)들을 버퍼링하여 출력하는 제 2 버퍼; 및
    상기 제 2 분주기 및 제 3 분주기로부터 출력되는 클럭신호와 상기 제 1 버퍼 및 제 2 버퍼로부터 출력되는 신호들에 의해서 출력신호(PFD_REF)(SEL1_OUT)(SEL2_OUT)(AS_A)(A/S_LED)(DET_LOS)(DET_E1)(DET_S1)(DET_UNCLK)(RESET_NEG)(RESET_OUT)(Loc_Tx)(Sel_1)들을 발생시키는 CSUB 보드로 구성되는 것을 특징으로 하는 ADSL의 DSLAM 동기클럭 절체회로.
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* Cited by examiner, † Cited by third party
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KR930015436A (ko) * 1991-12-23 1993-07-24 경상현 마스터/슬레이브 방식의 이중화 동기회로

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