KR0176401B1

KR0176401B1 - 루프백 테스트시 데이타수신회로

Info

Publication number: KR0176401B1
Application number: KR1019960007394A
Authority: KR
Inventors: 강경석
Original assignee: 유기범; 대우통신주식회사
Priority date: 1996-03-19
Filing date: 1996-03-19
Publication date: 1999-05-15
Also published as: KR970068690A

Abstract

본 데이터 수신회로는 프레임동기신호와 클럭신호를 발생할 수 있는 장치에 대한 루프백 테스트시, 프레임동기신호 및 클럭신호가 정상적으로 발생되지 않을 때 테스트 제어부가 테스트 결과를 읽어가지 못하도록 구현된 것으로서, 본 회로는, 프레임동기신호(FS)와 클럭신호(CLK)에 의하여 형성되는 제1 제어신호에 의해 제어되어 장치를 거쳐 전송되는 루프백 테스트 데이터를 병렬변환하기 위한 직병렬 변환부(200) ; 프레임동기신호(FS)와 클럭신호(CLK)에 의하여 형성되는 제2 제어신호에 의해 제어되어 직병렬변환부(200)에서 출력되는 신호를 래치한 뒤 테스트 제어부로 전송하기 위한 래치부(210) ; 프레임동기신호(FS), 클럭신호(CLK) 및 테스트 제어부로부터 전송되는 테스트 데이타 입력 테스트 데이타 입력요구신호의 논리조합에 의하여 래치부(210)의 출력 인에이블 상태를 제어하기 위한 출력제어부(22)를 포함하도록 구성된다.

Description

루프백 테스트시 데이타 수신회로

제1도는 교환시스템에 있어서 타임스위치에 대한 루프백 테스트 블록도.

제2도는 본 발명에 따른 루프백 테스트시 데이터 수신회로도.

* 도면의 주요부분에 대한 부호의 설명

200 : 직병렬변환부 210 : 래치부

220 : 출력제어부

본 발명은 교환시스템에 있어서 루프백 테스트(Loop-Back Test)에 관한 것으로, 특히 루프백 테스트시 테스트 대상을 거친 데이터에 대한 수신처리를 하기 위한 데이터 수신회로에 관한 것이다.

일반적으로 루프백 테스트는 테스트 대상이 되는 장치로 소정의 데이터를 송출하고, 송출된 데이터에 대한 수신데이터를 비교하여 테스트 대상이 된 장치에 대한 이상유무를 판단하여 테스트하는 방법이다. 이러한 루프백 테스트를 교환시스템의 타임스위치에 적용시 제1도와 같이 이루어진다.

즉, 280과 같은 프로세서로 구현된 CPU(100)가 타임스위치(120)에 대한 루프백 테스트를 하기 위한 소정의 데이터를 출력하면, 데이터 송신부(110)를 거쳐 타임스위치(120)로 전송된다. 전송된 소정의 데이터는 타임스위치(120)를 거쳐 데이터 수신부(130)를 통해 CPU(100)로 전송하여 CPU(100)로 하여금 송출한 소정의 데이터와 데이터 수신부(130)를 통해 수신된 데이터를 비교하여 타임스위치(120)에 대한 이상유무를 판단하게 한다.

그러나 이와 같은 루프백 테스트시, 데이터 수신부(130)는 타임스위치(120)에서 제공되는 프레임동기신호(FS, Frame SYNC)와 클럭신호(CLK)에 의하여 형성된 제어신호를 이용하여 수신데이터의 전송을 제어하도록 되어 있는데, 타임스위치(120)에서 상술한 프레임동기신호 및 클럭신호가 발생되지 않을 경우에는 상술한 제어신호가 형성되지 않아 루프백 통로가 절단되게 된다. 그러나 실질적으로 이와 같은 상황에서 CPU(100)로부터 데이터 수신부(130)의 테스트 결과를 요구하는 신호가 발생되게 되면(또는 테스트 결과를 읽게 되면), 이전에 데이터 수신부(130)에 래치되었던 데이터가 읽혀져 루프백 통로가 절단되기 전의 테스트 결과를 CPU(100)로 전송하게 된다. 이로 인하여 CPU(100)는 루프백 통로가 절단되어 정상적으로 테스트가 이루어지지 않는 상황임에도 불구하고 'OK' 또는 'NOK'와 같은 테스트 결과를 출력하는 문제가 있다.

따라서 본 발명의 목적은 상술한 문제를 해결하기 위하여 프레임동기신호와 클럭신호를 발생할 수 있는 장치에 대한 루프백 테스트시, 상술한 장치로부터 프레임동기신호 및 클럭신호가 정상적으로 발생되지 않을 때에는 테스트 제어부(CPU)가 테스트 결과를 읽어가지 못하도록 구현된 데이터 수신회로를 제공하는데 있다.

본 발명에 따른 회로는, 프레임동기신호(FS)와 클럭신호(CLK)를 발생할 수 있는 장치에 대한 루프백 테스트시 장치로부터 전송되는 루프백 테스트 데이터를 수신하여 테스트 제어부로 전송하는 데이터 수신회로에 있어서, 프레임동기신호(FS)와 클럭신호(CLK)에 의하여 형성되는 제1 제어신호에 의해 제어되어 장치를 거쳐 전송되는 루프백 데스트 데이터를 병렬변환하기 위한 직병렬변환부(200); 프레임동기신호(FS)와 클럭신호(CLK)에 의하여 형성되는 제2 제어신호에 의해 제어되어 직병렬변환부(200)에서 출력되는 신호를 래치한 뒤 테스트 제어부로 전송하기 위한 래치부(210); 프레임동기신호(FS), 클럭신호(CLK) 및 테스트 제어부로부터 전송되는 테스트 데이터 입력요구신호의 논리조합에 의하여 래치부(210)의 출력 인에이블 상태를 제어하기 위한 출력제어부(22)를 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다.

제2도는 본 발명에 따른 데이터 수신회로도로서, 제1도에서와 같이 교환시스템 내에 구비되어 있는 타임스위치를 루프백 테스트 대상 장치로 한 경우의 데이터 수신회로를 예로 든 것이다.

제2도에 도시된 데이터 수신회로는, 타임스위치(120)로부터 직렬형태로 전송되는 루프백 테스트 데이터를 병렬로 변환하기 위한 직병렬변환부(200), 직병렬변환부(200)에서 출력되는 데이터를 래치하기 위한 래치부(210), 타임스위치(120)로부터 전송되는 프레임동기신호(FS)와 클럭신호(CLK) 및 테스트 제어부 역할을 하는 제1도에 도시된 CPU(100)로부터 전송되는 테스트 데이타 입력요구신호(또는 테스트 결과 읽기 요구신호)의 논리조합에 의하여 래치부(210)의 출력상태를 제어하기 위한 출력제어부(220)로 구성된다.

특히 출력제어부(220)는 프레임동기신호와 클럭신호가 정상적으로 발생하는지 여부를 모니터링하는 모니터링부(221), 모니터링부(221)의 모니터링 결과와 CPU(100)로부터 전송되는 테스트 데이터 입력 요구신호를 논리조합하여 래치부(210)의 출력 인에이블(/OE) 상태를 제어하기 위한 게이트(G1)로 구성된다.

이와 같이 구성된 데이터 수신회로는 다음과 같이 동작된다.

우선, 직병렬변환부(220)의 직병렬변환 상태를 제어하기 위한 제1 제어신호와 래치부(210)의 클럭신호(CP)로 제공되는 제1 제어신호는 타임스위치(120)로부터 제공되는 프레임 동기신호(FS)와 클럭신호(CLK)를 이용하여 형성된다.

이와 같이 형성된 제어신호에 의하여 직병렬변환부(200)는 타임스위치(120)로부터 전송되는 루프백 테스트 데이터가 직렬형태로 인가되면, 8비트 병렬데이터로 변환하여 출력한다. 출력된 신호는 래치부(210)의 입력단으로 전송된다.

래치부(210)는 제2 제어신호에 동기되어 입력단을 통해 인가된 신호를 래치하고, 출력 인에이블 제어신호 입력단(/OE)으로 인가된 신호에 의해 제어되어 래치된 데이터를 CPU(100)로 전송한다.

출력제어부(22)는 래치부(210)의 출력 인에이블 제어신호를 제공하기 위한 것으로, 모니터링부(221)를 통해 타임스위치(120)로부터 제공되는 프레임동기신호(FS)와 클럭신호(CLK)가 정상적으로 발생되는지 여부를 모니터링한다. 모니터링 결과, 정상적으로 발생되면 로우 논리레벨의 신호를 출력한다. 그리고 비정상적으로 발생되면 하이 논리레벨의 신호를 출력한다. 출력된 신호는 게이트(G1)의 일측 입력단으로 전송된다.

게이트(G1)는 일측 입력단으로 인가되는 모니터링부(221)의 출력신호와 다른 일측 입력단으로 인가되는 CPU(100)로부터 전송되는 테스트 데이터 입력 요구신호를 논리조합하여 래치부(21)의 출력 인에이블 상태를 제어하기 위한 것으로, 모니터링부(221)에서 출력되는 신호가 하이 논리레벨로 전송되면, CPU(100)로부터 전송되는 데이터 입력 요구신호가 로우 상태로 전송되어도 래치부(210)의 출력인에이블을 제어하기 위한 신호를 하이 상태로 제공하여 래치부(210)에 래치되어 있는 데이터가 출력되지 않도록 한다.

그러나 모니터링부(221)에서 출력되는 신호가 로우 논리레밸 상태이면, CPU(120)로부터 공급되는 신호의 논리상태에 따라 래치부(210)의 출력 인에이블 상태를 제어한다. 즉, CPU(100)로부터 공급되는 신호가 하이 논리레벨 상태로 전송되면, 래치부(210)의 출력은 디스에이블 상태가 되고, 로우 논리레벨 상태로 전송되면, 래치부(210)의 출력은 인에이블 상태가 된다. 따라서 래치부(210)는 저항하고 있던 데이터를 CPU(100)로 전송하게 된다. 여기서 출력제어부(220)는 구비된 게이트(G1)의 구조변경에 따라 모니터링부(221)에서 출력되는 신호 및 CPU(100)에서 인가되는 테스트 데이터 입력 요구신호에 대한 논리조건이 변경될 수도 있다.

CPU(100)는 상술한 제1도에서와 같이 래치부(210)로부터 전송된 데이터와 루프백을 거치기 전의 데이터를 비교하여 타임스위치(120)에 대한 루프백 테스트 결과가 정상인지 비정상인지를 체크한 후, 운용자에게 통보한다.

이상, 상술한 바와 같이 본 발명은 프레임동기신호와 클럭신호를 발생할 수 있는 장치에 대한 루프백 테스트시, 클럭신호와 프레임동기신호가 비정상적으로 발생될 경우에 루프백된 결과가 테스트 제어부인 CPU로 전송되지 않도록 함으로써, 이전의 루프백 테스트 결과 전송으로 오류가 발생되지 않도록 하는 효과가 있다.

Claims

프레임동기신호(FS)와 클럭신호(CLK)를 발생할 수 있는 장치에 대한 루프백 테스트시 상기 장치로부터 전송되는 테스트 데이터를 수신하여 테스트 제어부로 전송하는 데이터 수신회로에 있어서, 상기 프레임동기신호(FS)와 클럭신호(CLK)에 의하여 형성되는 제1 제어신호에 의해 제어되어 상기 장치를 거쳐 전송되는 루프백 테스트 데이터를 병렬변환하기 위한 직병렬변환부(200); 상기 프레임동기신호(FS)와 클럭신호(CLK)에 의하여 형성되는 제2 제어신호에 의해 제어되어 상기 직병렬변환부(200)에서 출력되는 신호를 래치한 뒤 상기 테스트 제어부로 전송하기 위한 래치부(210); 상기 프레임동기신호(FS), 클럭신호(CLK) 및 상기 테스트 제어부로부터 전송되는 테스트 데이터 입력 요구신호의 논리조합에 의하여 상기 래치부(21)의 출력 인에이블 상태를 제어하기 위한 출력 제어부(22)를 포함하는 것을 특징으로 하는 루프백 테스트시 데이터 수신회로.
제1항에 있어서, 상기 출력제어부(220)는, 상기 프레임동기신호(FS)와 클럭신호(CLk)가 상기 장치(120)로부터 정상적으로 발생하는지 여부를 모니터링하기 위한 모니터링부(221); 상기 모니터링부(221)에서 출력되는 신호와 상기 테스트 데이터 입력 요구신호를 논리조합하여 상기 출력 인에이블 상태를 제어하는 신호를 생성하기 위한 게이트(G1)을 포함하도록 구성되는 것을 특징으로 하는 루프백 테스트시 데이터 수신회로.
제2항에 있어서, 상기 게이트(G1)는 상기 모니터링부(221)에서 출력되는 신호와 상기 테스트 데이터 입력 요구신호를 논리합하기 위한 소자로 이루어지는 것을 특징으로 하는 루프백 테스트시 데이터 수신회로.
프레임동기신호(FS)와 클럭신호(CLK)를 발생하는 타임스위치(120), 상기 타임스위치(120)에 대한 루프백 테스트를 할 수 있는 CPU(100)를 구비한 교환시스템에서 상기 타임스위치(120)에 대한 루프백 테스트시 상기 타임스위치(120)로부터 전송되는 루프백 테스트 데이터를 수신하여 CPU(100)로 전송하는 데이터 수신회로에 있어서, 상기 프레임동기신호(FS)와 클럭신호(CLK)에 의하여 형성되는 제1 제어신호에 의해 제어되어 상기 타임스위치(120)를 거쳐 전송되는 루프백 테스트 데이터를 병렬변환하기 위한 직병렬변환부(200); 상기 프레임동기신호(FS)와 클럭신호(CLK)에 의하여 형성되는 제2 제어신호에 의해 제어되어 상기 직병렬변환부(200)에서 출력되는 신호를 래치한 뒤 상기 CPU(100)로 전송하기 위한 래치부(210); 상기 프레임동기신호(FS), 클럭신호(CLK) 및 상기 CPU(100)로부터 전송되는 테스트 데이터 입력 요구신호의 논리조합에 의하여 상기 래치부(210)의 출력 인에이블 상태를 제어하기 위한 출력제어부(220)를 포함하는 것을 특징으로 하는 루프백 테스트시 데이터 수신회로.
제4항에 있어서, 상기 출력제어부(220)는, 상기 프레임동기신호(FS)와 클럭신호(CLK)가 상기 타임스위치(120)로부터 정상적으로 발생하는지 여부를 모니터링하기 위한 모니터링부(221); 상기 모니터링부(221)에서 출력되는 신호와 상기 테스트 데이터 입력 요구신호를 논리조합하여 상기 출력 인에이블 상태를 제어하는 신호를 생성하기 위한 게이트(G1)을 포함하도록 구성되는 것을 특징으로 하는 루프백 테스트시 데이터 수신회로.