KR910005492B1 - 클럭 선택 회로 - Google Patents

Abstract

내용 없음.

Description

클럭 선택 회로

제1도는 본 발명의 수신기 및 선택기 회로도.

제2도는 본 발명의 선택결정 회로도.

* 도면의 주요부분에 대한 부호의 설명

1 : 수신기 2 : 선택기

A1 내지 An, B1 내지 Bn : 클럭원 3 : 감시기

11 : 플립플롭

본 발명은 클럭 선택 회로에 관한 것으로 서로 다른 두 군의 클럭을 수신하여 정상인 클럭을 선택하여 송출하고, 두 군의 클럭중 선택되어져 사용되고 있는 클럭군에 이상이 발생했을 경우에 정상인 다른군의 클럭을 선택해서 송출하는 클럭 선택 회로에 관한 것이다.

최근 전자장치 또는 통신 시스템에서 사용되어지는 회로팩에 필요한 클럭을 공급할 때 해당 회로팩에서는 신뢰도 향상 또는 기타 사유로 인하여 이중화된 서로 다른 케이블군을 통하여 수신한 클럭군 중에서 정상인 클럭을 선탤하여 사용해야할 필요가 있다.

본 발명은 간단한 클럭 선택회로를 이용하여 정상인 클럭군을 선택할 수 있으며 해당 회로팩에서 수신된 두 클럭군 중에서 한 군 이상만 정상이면 필요한 클럭을 중단없이 사용할 수 있으며, 두 군의 클럭모두 정상인 경우에는 임의의 군이 선택되어 송출되게 하여 신뢰도를 향상시키는데 그 목적이 있는 것이다.

본 발명은 상기 목적을 달성하기 위해 수신기, 상기 수신기로부터 출력된 2n개의 클럭군을 수신하여 상기 클럭군들의 이상유무를 감시하는 감시수단, 상기 감시수단에 의해 감시된 결과를 조합하는 OR논리수단, 상기 OR논리수단의 결과를 반전시키는 인버터, 상기 인버터의 출력을 세트와 리세트 단자로 입력하게 하여 서로 다른 출력을 발생시키는 인버트, 상기 인버터의 출력을 세트와 리세트 단자로 입력하게 하여 서로 다른 출력을 발생시키는 플립플롭 수단, 상기 플립플롭 수단의 출력과 상기 OR논리수단의 출력을 각각 조합하여 서로 상반된 제어신호를 출력시키는 OR논리수단, 상기 수신기의 출력을 입력시키되 상기 OR논리수단의 출력을 인에이블 및 디스에이블 단자에 입력시켜 인에이블에 해당하는 상기 수신기로부터의 출력을 외부회로로 송출하는 선택기로 구성되어 있다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.

제1도는 본 발명의 수신 및 선택단에 대한 회로도이고, 제2도는 본 발명의 선택결정 회로도이며, 도면에서, 1은 수신기를, 2는 선택기를, Al 내지 An과 Bl내지 Bn은 클럭원을, 3과 4는 감시기를, 5와6은 OR 게이트를 7과8은 인버트를, 9와10은 OR게이트를, 11은 플립플롭을 각각 나타낸다.

수신기(1)는 수신된 2n개의 클럭을 그 출력단에서 선택기(2) 및 선택결정 회로로 보내며 회로에서 선택이 결정된 한군의 클럭 즉 시스템에서 필요한 n개의 클럭을 송출 회로로 보내는 기능을 수행한다. 이때 선택결정 회로로부터 수신되는 두 개의 선택정보는 서로 상반된 논리값을 갖는다. 일례로서 클럭원(A1-An)이 정상으로 판단되어 선택될 경우를 보면 다음과 같다. A군 선택결정정보(Asel)의 논리값은 0이 되고 동시에 B군 선택결정정보(Bsel)의 논리값은 1이 되어 A군 선택기(SA1-SAn)가 인에이블(Enable)되고 B군 선택기(SB1-SBn)가 디스에이블(Disable)되어 클럭원(A1-An)이 선택되어 송출된다. 이 회로의 동작을 제2도를 참조하여 살펴보면 다음과 같다.

이 회로는 수신기(1)로부터 수신한 TTL(Transistor Transitor Logic)레벨의 클럭(A1-An 과 B1-Bn)을 감시하여 이 두클럭군중 감시할 필요가 없는 클럭은 선택결정 과정에서 포함시키지 않는다. 또한 A군 감시기(al-an)의 감시결과 감시된 클럭 n개는 A군 OR논리회로(6)로 조합되고, B군 감시기(b1-bn)감시된 클럭 n개는 B군 OR 논리회로(5)로 조합된다. 이때 각 감시기의 시정수는 감시기(3)에 가해지는 클럭의 주기와 관련되어 감시기(3)의 커패시터(C)와 저항(R1)에 의해 감지되는 클럭의 한주기 보다 약간 큰 시정수값을 갖게 한다. 감시기(3)에 의해 감시된 결과는 감시기에 입력되는 한 클럭이 정상일 때 논리값은 0이되며, 따라서 A군 클럭(A1-An)과 B군 클럭(B1-Bn)이 모두 정상이면 A군 및 B군 OR 논리수단(6,5)의 출력은 0이되고 플립플롭(8)의 리세트(R)와 셋트(S)의 입력이 모두 논리값 1이 되며 플립플롭(8)의 출력은 변하지 않고 이전상태를 유지한다. 따라서 선택기(2)로 가는 선택정보는 변화가 없게 되어 수신기(1)에 수시된 클럭군중 임의의 클럭군이 시스템으로 송출된다.

바람직한 실시예에서 감시기(4)는 74 LS 123 단안정 멀티바이브레이터를, 플립플롭(8)은 74 LS 74 RS플립플롭을 사용하여 구성하였다. A군 클럭과 B군 클럭, OR논리회로의 출력관계는 아래표와 같다.

상기 표에 의한 회로동작중 일례로서 A군 클럭(A1-An)이 정상이고 B군 클럭(B1-Bn)이 비정상 일때를 살펴보면 다음과 같다. B군 OR논리수단(5)의 출력은 논리값 1을 갖고 A군 OR 논리수단(6)의 출력은 논리값 0을 갖게 되어 OR 논리수단(9)의 출력(Bsel)은 논리값 1이 되고 OR논리회로(10)의 출력 (Asel)은 논리값 0이 되며 따라서 제1도의 선택기(2)에서는 A군 버퍼(SA1-SAn)가 인에이블(Enable)되고 B군 버퍼 (SB1-SBn)이 디스에이블(Disable)되어 정상적인 A군 클럭이 선택되어 송출된다.

상기와 같이 구성되어 작동하는 클럭 선택 회로는 다음과 같은 특유한 작용효과가 있다. 이중화된 서로 다른 케이블군을 통하여 필요한 클럭들을 수신하여 전자장치 또는 통신시스템의 회로팩에 사용할때에, 간단한 클럭 선택 회로를 이용하여 정상인 클럭군을 선택함으로서 신뢰도를 높게 향상시킨다.

Claims (2)

1. 클럭원을 받아들여 n개의 클럭군(A1 내지 An)과 n개의 클럭군(B1 내지 Bn)을 발생시키는 수신기(1), 상기 수신기(1)로부터 출력된 n개의 클럭군(A1 내지 An)과 n개의 클럭군(B1 내지 Bn)을 수신하여 상기 클럭군들의 이상 유무를 감시하는 감시수단(3). 상기 감시수단(3)에 의해 감시된 결과를 상기 클럭군 단위로 조합하는 OR논리수단(5,6), 상기 OR논리수단(5,6)의 결과를 반전시키는 인버터(7,8) 상기 인버터의 출력을 세트와 리세트 단자로 입력하게 하여 서로 다른 출력(Q,,

   

   )을 발생시키는 플립플롭 수단(11), 상기 플립플롭 수단(11)의 출력(Q,,

   

   )과 상기 OR논리수단(5,6)의 출력을 각각 조합하여 서로 상반된 제어 신호(Bsel,Asel)를 출력시키는 OR 논리수단(9,10), 상기 수신기(1)의 출력을 입력시키되 상기 OR논리수단부터의 출력(Bsel,Asel)을 인에이블 및 디스에이블 단자에 입력시켜 인에이블에 해당하는 상기 수신기(1)로 부터의 출력을 외부회로로 송출하는 선택기(2)로 구성되어 있는 것을 특징으로 하는 클럭선택회로.
2. 제1항에 있어서, 상기 감시수단(3)은 단안정 멀티바이브레이터 및 그 주기결정회로(C,R1)를 포함하되, 상기 주기결정회로(C,R1)에 의해 결정된 주기는 감시되는 클럭의 주기보다 크게되도록 시정수 값을 갖는 것을 특징으로 하는 클럭선택회로.

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