JPS62159548A - 直列デ−タ伝送回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、複数の並列ビット入力情報全有する送信機と
直列データ伝送区間と、伝送されたデータを並列ビット
出力情報に、操作部または論理回路全制御する念めにそ
れに相応して変換の伝送データが、１つのスタートパル
スと）１つのデータゾロツクを形成す右並列ビット入力
情報の数に相応する複数の単位情報と、状態が予め所定
の１つのデータ休止期間とから成る１つのデータワード
全形成する、直列データ伝送回路装置に関する。

従来技術 並列ビン１３号の直列ビット信号への変換またはその逆
の変換は遠隔データ処理またはテレックス通信の場合に
必要である。しかしながら例えば端末が、コンピュータ
の設置場所と異なる建物部分に設けられている場合にコ
ンピュータ接続回路網もこの変換を使用する。

マイクロプロセッサの場合ｆｃ＆Ｘこの変換ツタめに別
個の周辺構成素子いわゆる汎用同期／非同期受信機／送
信機（ＵＳＡＲＴ　）　全使用することができる。しか
しながら標準Ｉ１０ボート全使用するソフトウェアによ
る解決法も公知である。

例えばテレックス信号の伝送の場合に伝送データはＡＳ
ＣＩＩ　−：Ｉ−ド（Ａｍｅｒｉｃａｎ　５ｔａｎｄａ
ｒｄＣｏｄｅ　ｆｏｒ　Ｉｎｆｏｒｍａｔｉｏｎ　Ｉｎ
ｔｅｒｃｈａｎｇｅ）により決められており伝送線上の
レベルに例えば電圧インターフｘ−スＲ８２３２（ＣＣ
ＩＴＴ−勧告Ｖ２４）におけるような特別の規格で規格
化されている。

例えば自動車の電子装置のような特定の使用分野では、
直列データ伝送にマイクロプロセッサを用いる構成は、
例えば種々の機械のための切換装置の位置に相応する並
列入力情報全直列データワードに変換し、受信側で切換
装置位置に相応して操作部としての並列ビットのリレー
を制御する場合にはコストがかかりすぎる。

並列ビット入力情報の拡大はマイクロプロセッサの場合
にはＩ１０ボートを介して相応のアドレッシングと、ソ
フトウェアによるプログラミングとにより行われる。

発明が解決しようとする問題点 それ数本発明の課題は、僅かの回路装置でかつソフトウ
ェアに負担全かけることなく並列ビットデータを直列ビ
ットデータに変換しまたその逆の変換も行いかつ場合に
応じて並列ビット入力情報または出力情報の数を変化さ
せることができる回路装置を提供することにある。

問題全解決するための手段 前記間層は本発明に、１：り、並列ビット入力情報また
は出力情報の数を、複数の同一形式の送信機または受信
機全カスケード接続して変化させ、そのようにしてデー
タ伝送区間でデータワー−ＶＷ、、データブロック毎に
それぞれ同一数の単位清報を有する、相応する数のデー
タゾロツクを、順次に組合わせることによって変化させ
ることにニジ解決される。

発明の効果 本発明による回路装置の主な利点は、プログラミング全
行わずにそして、同一形式の送信機お工び受信機によジ
、自動車の電子装置に搭載の１・つのケーブル系統の多
数の制御源全節約できまた多重比較によりデー名伝送の
信頼性を高めデータ伝送区間の中断を診断できることに
ある。

載されている。

実施例 次に本発明の実施例を図を用いて詳しぐ説明する。

第１図は直列データ伝送のための多数のカスケード接続
された送信装置および受侶装置のブロック回路図を示す
。図において複数の同一形式の送、信機Ｓｏ　、　８１
　、・・Ｓｎと１つのデータ伝送区間０と複数の受信機
Ｅ。、Ｅｌ、・・Ｅｎとが示されている。

各送信機Ｓｎは同一数の並列入力情報工Ｅｎ’有しく図
示の実施例では８）第２図が示しているようにこれらの
並列入力情報■。ｎはｎ個の送信機Ｓｎの構成に相応し
て順次にデータ伝送区間Ｕで１つのデータワードにまと
められる。受信側で、対応する受信機Ｅｎ、で入力情報
工Ｆ、ｎは、それらに同一数の相応する並列出力情報Ｉ
Ａｎに変換されて操作部（ｓｔ）としてのリレー金また
は直接に論理回路を制御する。

ば６１２μ、Ｓのパルス持続時間のスタートパルスＳＩ
と、並列ビット入力情報の数に相応して、多数のプアー
タブロックＤＢと、それに後読する所定の状態のデータ
休止期間、Ｄ　Ｐとから成る。

上記の場合に１つのデータブロックは、例えば１５６μ
ｓの同期ビットと、それに後読し同一の持続時間の情報
ビットと、それに後読するそれぞれ１５６μｓの持続時
間の２つの零ビットから成る。

このために送信機Ｓば、第３図に示すように簿成される
。すなわち１．端子○における外部接続により基本周波
数が制御される発振器ｏ　’ｓ　ｚを介してクロック周
波数ｆｏが発生され、クロック周波数ｆｏは第１のＯＲ
ケ”　−トＯＲ１の１つの入力側を介して分周器段Ｔに
供給される。ＯＲケ”　−トＯＲ１の別の入力側に、外
部のクロック発生器がクロック入力側ＴＥの端子を介し
て接続されており、これは倒木ば多数の同種の送信機が
縦属接続され、ただ１つの送信機すなわちマスター（例
えばＳｏ）から、すべての後置接続されている送信機Ｓ
ｎに対するクロックが取出される場合である。このため
に、これらの後置接続されている送信機の発振器入力側
Ｏｎはロー　（Ｌｏｗ　）電位と接７胱されておジこれ
らの送信機Ｓｎホこの場合にいわゆるスレイブとしてマ
スターと共働して７作動する。

次の説明は、２つの同種の送信機および受信機を有する
、本発明の一実施例に関する。

この場合に分周器段Ｔは帰還接続された双安定マルチバ
イブレータ例えばＤ−フリップフロップの連鎖接続から
成るので種々の分局比が穿在し、分周された周波数は、
データワード全形成するために本発明によるデコーダ回
路例えばスタートハルスデコーダｓｚＤ、カスケード−
リセット−デコーダＫＤ、パルス一体止テコーダＰＰＤ
　、イネーブルデコーダＦＤおよび走査パルスデコーダ
５ＣＤｉ介して互いに結合されており、更に分周器段Ｔ
は遅延回路ＶＺを制御している。

第６図に示されているパルス線図は個々のデコーディン
グ回路の出力３号を示す。

第６図のａに示す発振器−出力３号のクロック周波数ｆ
ｏからデコーディング回路を介して次の出力信号が発生
される。

第６図のｂないしｄに示されている、スイッチ位置全読
出す走査パルス 第６図の１に示されているパルス一体止デコーダパルス 第６図のｋに示されているスタートパルス第６図のｍに
一側上して示されている入力情報 第６図のｎに示されているイネーブルパルス 坐６図００に示されている、中間メモリに記憶された入
力情報 第６図のｐに示されてい・る、データ伝送区間で送出さ
れる本来のデータワード 第６図のｑに示されている、カスケード−リセット−デ
コーダの出力信号 次のように行われる。

走査パルスデコーダＳＣＤの各走査パルスＳＣＩｎは、
＠３図に示されているそれに対応するトランジスタＴｎ
のベースに供給されそのエミッタは入力情報発生回路と
の接続点と接続されている。この入力情報工Ｆ、ｎのた
めの端子ぎンは更に、遮断方向にバイアスされたツェナ
ーダイオ−ｒを介して基準電位につながっている。

すべてのトランジスタＴｎのコレクタｈｓ　−緒、に接
続すれてコンパレータに７の反転入力側に接続されてい
る。更にこの反転入力側は抵抗Ｒ１に介して作動電圧供
給ユニソ）　Ｕ　５ｔａｂ／　ＰＯＲと接続されている
。

この作動電圧供給二二ツ）　Ｕ　５ｔａｂ、／ＰＯＲ＋
Ｘ、２つの抵抗Ｒ２，Ｒ３から成る分圧器に給電しこれ
らの抵抗Ｒ２，、Ｒ３の接続点はコンパレータ段に７　
の非反転入力側に接続されている。

入力情報ＩＥｎが走査パルスＳ　ＣＩＴＩの印塀時点で
例えば２．５Ｖより大きい論理ハイ（Ｈｉｇｈ）の開い
ている伏、（６）であり、コンパレータＫｌの出力信号
Ｇ工論理値零すなわち口“−（Ｌｏｗ）電位である０逆
に、入力情報が論理値零すなわちローレベルでスイッチ
が閉じていると、コンパレータに１の出力信号は論理値
１すなわちハイレベルである。

コンパレータ段に７　とイネーブルデコーダＦＤとの出
力信号はＡＮＤ）ｆ″−、ト、Ａ　Ｎ　Ｄ、１を介して
結合され、・ＡＮＤケ”−）ＡＮＤ工の出力信号は、複
数の入力側全有する第２のＯＲデートＯＲ２の１つの入
力側に供給される。このＯＲデートＯＲ２の他の入力側
にはスタートパルスデコーダＳよりとパルス二休止デコ
ーダＰＦ’Ｄとの出力信号が供給さ、れる。データ入力
側スレイプＤ　Ｅ　Ｓと接縦されている増幅器Ｖｌ　ｋ
介して、スレイプとして作動される後置送信機例えばＳ
ｌのデータはＯＲケ”−トＯＲ２の別の１つの入力側に
供給されこの○Ｒケ’　−トＯＲ２の出力側は１、出力
信号がデータ伝送区間す上のデータワード全形成するプ
ッシュプル出力段ＧＴを制御する。

プッシュプル出力段ＧＴは、データワードＷ全送出する
ために供給電圧Ｕｓ　Ｏ印加後に遅延回路ＶＺの出力側
を介して、分周器段Ｔにおける決められた周波数状態の
計数により決まる所定の時間の間阻止される。

カスケードリセットデコーダＫＤの出力信号（１第２の
増幅回路■２全介してカスケードリセット出力側ＫＲＡ
の端子に供給される。

第３の増幅器Ｖ３を介して基本周波数ｆｏの信号はクロ
ラン出力側ＴＡの端子から取出される。

給を電圧供給ユニットＵ　ｓ　ｔａｂ／　ＰＯＲＫは供
給−電圧Ｕミが供給され、安定化された電圧Ｕ　ｓ　ｔ
ａｂ力員成員取出る。

第６図のｐに示されているデータワードＷは例、、ｔば
３ｊ２μｓ　の持続時間のスタートパルスで始まりこの
スタートパルスに、それぞれ６２４（μＳ　の特続時間
の８つのデータブロックＤＢが絖く。その際に各データ
ゾロツクは１５６μＳの持続時間の同期ビットで始まる
。この同期ビットに、走査された入力情蝉工。。が胱さ
その際に論理値Ｏは、当該のスイッチが閉じていること
全意味する。第６図ｐの例ではそれぞれ第２のスイッチ
が閉じている。この情報ピントに２つのそれぞれ１５６
μｓの零ビットが続く。・マスター−スレイププログラ
ミング段Ｍｓ”ｉ介して分周器段Ｔとパルス−休止デコ
ーダＰＰＤを、それらのカスケードリセット入力側ＫＲ
Ｅておける論理レベルが零の場合に阻止しハイレベルの
場合にイネーブルにすることができる。

このレベルの切換え９工、マスタースレイプモードにお
いて、カスケード作動の場合には、カスケードリセット
デコーダＫＤで発生されマスターのカスケードリセット
出力側ＫＲＡから取出され、スレイプとして作動される
後置送信機に供給されるカスケードリセット信号により
行われる。

データ伝送区間けとして、導電的に接続されかしながら
光電的伝送区間も可能でありこの工うな光電的伝送区間
は送信側が例えば発光ダイオードから放りこの発光ダイ
オードはプッシュプル出力段ＧＴから送信機のデータ出
力側の端子ＤＡを介して制御される。この発光ダイオー
ドにデータワードｗｆｃパルス信号として導電的に分離
されているガラス繊維を介して、受信側に設けられ受信
機を制御するホトトランジスタに供給する。

受信機のデータ入力側ＤＥはフンパレータ段に６の反転
入力側と、遮断方向にバイアスされたツェナーダイオー
ドＺ２のカソードとに接続されておりツェナーダイオー
ドＺ２のアノードは基準電位と接続されている。

このコンパレータの非反転入力側は、抵抗Ｒ５、Ｒ６か
ら成る分圧器の中間タップ金介して基準電圧に接続され
ている。

コンパレータに６　　にエフ、受信されたデータワード
Ｗは受信機Ｅで所定の′底圧レベルにディジクル１７几
理きれ、車に帆用１きれＡ介ぬにスタートパルス検出回
路ＳＴＥ、走査パルス発生器段ＡＰおよびＡＮＤケ９−
トＡＮＤ２の入力側（で供給される。ＡＮＤｒ−トＡＮ
Ｄ２　が、スタートパルス検出回路ＳＴＥでスタードパ
、ルスが検出されこの信号によりＡＮＤデートＡＮＤ２
の別の入力側か制何されると開かれる。スタートパルス
検出回路は受信機ＴＥの分周器段の分周された周波数に
より制御され、この受信機で、データ休止期間の終了後
に第１の負のエツジにエフ計数により、スタートパルス
として解釈することができる最小パルス持続時間が存在
するかが調べられる。このために分周器段Ｔ。は受信機
の端子Ｏを有する発振器回路○ＳＺヨから制御される。

この発振器回路の基本周波数ｆｏｇは送官機の基本周波
数の約４倍である。発振器ＯＳ　Ｚｏは作動形式メモＵ
　Ｂ　Ａの出力側を介して、作動形式、メモリの端子す
なわちプログ、ラミン・グビンＰＰがハイ電位またはロ
ー電位にされることにより阻止または作動される。

発振器ＯＳ　Ｚｏの基本周波数ｆ０８は付加的に、端子
ＴＡＢ”有するクロック出力段ＴＡに供給されまたこの
り、ロック出力段ＴＡの機能は同様に作動形式メモ１Ｊ
ＢＡの相応の制御信号により決まる。

分周器段Ｔ。は１．種々の分周された周波数が供給され
る、受信機Ｅの他の溝底素子全制御する。このような構
成素子に走査パルス発生器段ＡＰとデータ終了デコーダ
ＤＥＤとが属し、このデータ終了デコーダＤＥＤは、伝
送されたデータの終シを検出しこの状態全シーケンス制
御装置Ａに伝える。シーケンス制御装置Ａは同様に分周
器段Ｔ。の種々の周波数により制御される。受信された
データワードの引続いての処理は第１のカウンタＺｘ　
’ｉｃ介して行われ、この第１のカウンタｚ、１は作動
形式メモ’ＪＢＡＯ別の出力信号全弁して制御されそれ
に相応して第１の８ビツト全マスター受信機としてまた
は第２の８ビツトをスレイゾ受信機として計数する。

更に第１のカウンタＺ１　　には、ＡＮＤデフ　トＡＮ
、Ｄ２の出力信号が供給される。

カウンタＺ１の１出力側と走査パルス発生器段ＡＰの出
力側とはデータデコニディング回路ＤＤを制御しデーダ
ブコーディング回路ＤＤの制御線は、・それらの制御線
が、クロック割部される、Ｄ−フリップフロップから成
る後置キャッシュメモリＳＰＡのクロック入力側に接続
されていて、分配機能全行う。

その際にこれらのＤ−フリップフロップのすべてのデー
タ入力側にＡＮＤケ”−トＡＮＤ２の出力信号すなわち
データワードが印加されている。このようにしてキャッ
シュメモリＳＰＡのフリップフロップに順次に走査パル
スのラスターで人力情報”Ｅｎのみが書込まれ、この工
５にしてこれらの入力情報全並列ビット入力情報として
使用することが可能である。キャッシュメモリ、　Ｓ　
Ｐ　Ａに同一の中間メモリＳＰＺが後置接続さ些ている
。

キャッシュメモリＳＰＡＫｍ書込１れた情報はデータ終
了の・検出後に中間メモリ　Ｓ　Ｐ　Ｚの内容として動
作する第２のカウンタＺ２にもう一段だけ更に計数する
。キャッシュメモリＳ　ＰＡと中間メモリＳ　Ｐ　Ｚと
のデータ内容の比較はコンパレータＫｌで行われコンパ
レータに１　　は同等の場合には制御信号をカウンタＺ
２とシーケンス制御装置Ａに供給する。

同等の場合にはカウンタＺ２はシーケンス制御装置Ａを
介してリセットされる。このシーケンス制御装置は更に
メモＩＪ８ＰＡ、Ｓ’ＰＺおよびＳＰＯとコンパレータ
に１およびに２　とを制御スる。各比較の後にデータは
キャッシュメモリＳＰＡから中間メモリに転送される。

４回にわたり同等の場合の後に中間メモＩＪ’ｓＰＺの
内容Ｑ工、この中間メモＵ　Ｓ　Ｐ　Ｚに後置接続され
ている出力メモＩＪ　Ｓ　Ｐ　Ｏの内容と比較される。

同等の場合にはカウンタＺ２　　はリセットサれる、何
故ならば入力情報（工変化しなかったからである。同等
でない場合には入力情報は変化し次のような動作過程が
行われる。すなわち情報は中れ、そして出力メモＩＪ　
Ｓ　Ｐ○に後置接続されているドライバ一段に伝送され
このドライバ一段でこれらの情報は並列ビット出力情報
ＩＡｎとして操作部または論理回路の制御のために使用
される。

フンパレータに２の出力側とシーケンス制御・装置の制
御リード級とは短絡検出回路ＫＳに接続されておりこの
短絡検出回路ＫＳにより約３５ｍ５　　後に出力メモリ
のデータのドライバ一段への、伝送の後にこれらのドラ
イバ一段が約１０ｍ５　　にわたり、短絡動作の有無に
ついて調べる。

このために、端子ＴＲＡまたは工Ａ：ｒ１を有するオー
プンコレクタ形トランジスタとして４構成されている能
動ドライバ一段のコレ、フタ−エミッタ電圧がコンパレ
ータ２段を介して４回にわたり、順次に読出されて障害
パルス、の無いこと全確認する。短絡信号が約１０ｍ５
　にわたシ存在する場合にはそれに相応するトランジス
タが遮断される。遮断状態は記憶されたままでありいゎ
１φる一パワーオンリー（＝７ト（Ｐｏｗｅｒ　Ｏｎ　
Ｒｅ５ｅｔ、）　１により、送信機におけるのと同一形
式に構成されている給電電圧・供給ユニットＵｓｔａｂ
／　ＦＯＲの遮断と再度の投入接続によってのみ再び消
去することができる。

ドライバ一段に対する別の保護対策は、分周器段ＴＥの
周波数により制御される安全検査装置ＰＲによシ行われ
る。このようにしてデータ伝送区間Ｏの断線または短絡
の場合にすべてのドライバーが、約５０ｍ５の所定時間
の後に確実に阻止される。送信機の入力情報が基準電圧
と共に安定して論理的ローレベルであり、それ示すこと
ができる。

受信機回路の他の溝底素子は６つのコンバレーｌＫ３　
、　Ｋ、　、　Ｋ５でありこれらのコンパレータに３　
、　Ｋ４．　Ｋ５はドライバ一段に作用する。

出力段から例えばリレーが制御される場合にこれらのリ
レーを、接続後に約１２０ｍ５にわたり静的に制御する
ことができる。この時間内に出力側の短絡検査も１行わ
れる。引続い又出力側を受信機回路の発振器の基本周波
数ｆ　ＯＥ　Ｋよりクロック制御してドライバ一段の損
失電力を低減することができ−る。出力側の静的または
クロック制御に゛よる制御に対する作動形式を端子ピン
ＴＡｕｓヲ介してコンパレータに５　の非反転入力側に
よシ決めることができ、ＴＡｕ８が供給を田Ｕｓと接続
されている場合には制御は静的に行われる。基準電圧と
の接続にょクロック制御が行われる。

コンパレータに４お工びに３の非反転入力側は互いに接
続されて端子り、Ｄに接続さ些ている。

コンパレータに４の出力１０はコンパレータに５の出力
側と接続されている。入力側ＬＤは配電網（Ｂｏｒｄｎ
ｅｔｚ）の電圧全検出する。

分圧器を介して端子ＬＤに印加されている、配電網の電
圧レベルが１．コンパレータに４の反転入力側に印加さ
れている調整された基準電圧ＵＲｅｆ、１ニジ低い場合
にはコンパレータに４（７）出力側を介してリレーのク
ロック制御が１５目＋Ｉ−Ａれる。

電圧ビニク値が正であり障害パルスが高い場合にはドラ
イバ一段のパワートランジスタは、反転入力側に基準電
圧ＵＲｅｆ２ヵよ加わっているコンパレータに３の出力
側を介して導通状態に切換えられる。更に、過電圧が正
の場合にはいかなる短絡読出し動作も阻止される。

受信機のカスクー・ド接続（マスター−スレイブ作動）
においてマスターかスレイブかの決定はプログラミング
ビンＰＰの接続により行われる。

マスター：ＰＰはＵｓに接続 単独：ＰＰは開いている スレイブ：ＰＰはアースにつながっているマスターの作
動形式でＧエビンＯＦ、におｆｆ、６発振器Ｏ８Ｚ　は
ＲＣ素子と接続されクロック出力側ＴＡ２　は活性であ
る。受は機が単独で作動される場合にはスレイブのクロ
ック出力側は遮断される。

マスターはスタートビットを検出ｊ−簗１のＲつの情報
ビラトラデコードする・。同様にスレイブ（ニスタート
ビット全検出する゛がしかしながら第２の８つの情報ピ
ッＩｆデコードする。

同期クロック制御以外はマスターにおける機能とスレイ
ブにおける機能とは互いに無関係に行われる。

第５図で送信機Ｓ○の接続形式が示されている。この図
で送信機ＳＯの給電はデータ伝送区間υ全弁して行われ
る。このために、第１図に示されている抵抗Ｒｐがダイ
オードＤｐにより置換されその際にカソードは送信機Ｓ
ｏの端子ビンＵｓと、アノードは直接にデータ伝送区間
６と接続されている。

第６図および第４図に示されている回路ブロックはモノ
リシック集積することができる。

【図面の簡単な説明】

第１図は、直列データ伝送のための複数のカス、ケート
接続された送信機および受信機のブロック回路図である
。第２図は、１つのデータワードの時間的変化を示す線
図である。第６図は送信機のブロック回路図である。第
４図は受信機のグロック回路図である。第５図に、デー
タ伝送区間を介して送信機に給電する回路装置全示す回
路図である。第６図はデコーディング回路に対するパル
ス線図である。第７図は、受信機の切換動作を示す回路
図である。 ＳＯ、８１、・Ｓｎ、−・・送信器、Ｅ□　、　Ｅｌ　
、　”’Ｅｎ・・・受信器１、Ｉ・Ｅｎ・・・入力情報
、ＩＡｎ・・・出力情報、Ｓｔ・・・操作部、廿・・・
データ伝送区間、Ｄ、Ｂ・・・データブロック、ＤＰ・
・・データ休止期間、Ｓ工・・・スタートパルス、○Ｓ
Ｚ・・・発振器、Ｔ・・・分府器段、Ｓより・・・スタ
ートパルスデコーダ、ＫＤ・・・カスケード−リセット
−デコーダ、ＰＰＤ・・・パ、＋１／　ス−休止デコー
ダ、ＦＤ・・・イネーブルデコーダ、ＳＣＤ・・・走査
パルスデコーダ、■Ｚ・・・遅延回路、ＧＴ・・・プッ
シュプル出力、ＭＳ・・・マスター−スレイブプログラ
ミング段、ＳＥＥ・・・スタートパルス検出回路、Ｔ２
・・・分周器段、ＴＡ・・・クロック出力段、ＡＰ・・
・走査パルス発生器段、ＢＡ・・・作動形式メモＩＪ、
Ａ・・・シーケンス制御装ｆ、ｓＰＡ・・・キャッシュ
メモ、す、ＳＰＺ・・・中間メモリ、ＳＰ○、・・・出
力メモリ、’ＫＳ・・・短絡検出回路、ＰＲ・・・安全
検査装置 ３０．３１．・・Ｓｎ・・・送信器　　　　　　　ＩＥ
ａ・・・入力情報託、Ｅ１．・・Ｅｎ・・受信器　　　
　　　ＩＡｎ・・出力情報Ｕ・・・データ伝送区間　　
　　　　　Ｓｔ　　・・操作部ＤＢ・・データブロック ＤＰ・・・データ休止期間 Ｓ工・・スタート／ぐルス ＦＩＧ、２ ＳＩＤ・スタートパルスデコーダ　　　　　　−Ｊ７　
　・・遅延回路ＫＤ　　・・刀スケードーリセントーデ
コーダ　　Ｃ）Ｔ・・プノンユプル出力ＰＰＤ・・ハル
ス一体正テコーダ　　　　　　ＭＳ・・マスター−スレ
イププログラミング段 ρ　た　で　（＝

Claims (1)

1. 【特許請求の範囲】 １、複数の並列ビット入力情報（Ｉ＿Ｅ＿ｎ）を有する
   送信機（Ｓ）と、直列データ伝送区間（■）と、伝送さ
   れたデータを並列ビット出力情報（Ｉ＿Ａ＿ｎ）に、操
   作部（Ｓｔ）または論理回路の制御のために、変換する
   受信機（Ｅ）とを備えており、データ伝送区間（■）上
   で伝送データを、スタートパルス（ＳＩ）と、１つのデ
   ータブロック（ＤＢ）を形成する並列ビット入力情報の
   数に相応する、複数の単位情報と、所定のデータ休止期
   間（ＤＰ）とから成る１つのデータワード（Ｗ）に変換
   する、直列データ伝送回路装置において、並列ビット入
   力情報（Ｉ＿Ｅ＿ｎ）と出力情報（Ｉ＿Ａ＿ｎ）を、複
   数の同一形式の送信機（Ｓｎ）および受信機（Ｅｎ）を
   カスケード接続することにより変化させることができる
   ようにしそのようにしてデータ伝送区間（■）上でデー
   タワード（Ｗ）をそれぞれデータブロック（ＤＢ）毎に
   同一数の単位情報を有する、相応の数のデータブロック
   （ＤＢ）を順次に組合わせることにより変化させるよう
   にした、直列データ伝送回路装置。 ２、複数の同一形式の送信機または受信機をカスケード
   接続する場合にデータ伝送区間（■）上でのデータワー
   ド（Ｗ）の生成がデータ休止期間の短縮またはデータワ
   ードの延長または送信周波数の増加を惹起しまたデータ
   ブロックの順次の組合せが送信機（Ｓ）においてカスケ
   ード接続（Ｓ）と外部プログラマブルメモリ（ＭＳ）と
   を介して行われ、そのようにしてデータ伝送並列区間（
   ■）上の個々のデータブロックの順序を決めそして受信
   機（Ｅ）側でそれに相応してプログラマブルなメモリ（
   ＢＡ）を介して、選択された作動形式に対して個々のデ
   ータブロックをそれに相応する受信機（Ｅｎ）に割当て
   る特許請求の範囲第１項記載の直列データ伝送回路装置
   。 ３、送信機（Ｓ）のデータ出力をデータ伝送区間上で電
   流制限機能を有するプッシュプル出力段（ＧＴ）を介し
   て行う特許請求の範囲第１項または第２項記載の直列デ
   ータ伝送回路装置。 ４、受信機（Ｅ）でシーケンス制御装置（Ａ）とキャッ
   シュメモリ（ＳＰＡ）と、出力メモリ（ＳＰＯ）が後置
   接続されている中間メモリ（ＳＰＺ）とを介してキャッ
   シュメモリ（ＳＰＡ）の内容を中間メモリ（ＳＰＺ）の
   内容と比較する第１のコンパレータ（Ｋ＿１）と、中間
   メモリ（ＳＰＺ）の内容を出力メモリ（ＳＰＯ）の内容
   と比較する第２のコンパレータ（Ｋ＿２）とカウンタ（
   Ｚ）とに対して送信機（Ｓ）とデータ伝送区間（■）と
   の、ノイズに対する伝送信頼性を、同一の入力情報（Ｉ
   ＿Ｅ）を複数回にわたり読出し引続いて、受信されたビ
   ットパターンをコンパレータ（Ｋ＿１、Ｋ＿２）値に達
   するまでカウンタ（Ｚ＿２）で増分を行い同等でない場
   合にはカウンタ（Ｚ＿２）をリセットし再び入力情報（
   Ｉ＿Ｅ＿ｎ）を読出すようにした特許請求の範囲第１項
   ないし第３項のいずれか１項に記載の直列データ伝送回
   路装置。 ５、データ伝送区間（■）に短絡または断線が生じた場
   合に受信機（Ｅ）で、並列ビット出力側のすべてのドラ
   イバー段（Ｔ＿ｒ）を所定の応答時間後に遮断するよう
   にした特許請求の範囲第１項ないし第４項のいずれか１
   項に記載の直列データ伝送回路装置。 ６、データ伝送区間（■）が電気的接続線または、受信
   機側の光電的送信機とガラスファイバーと、受信側の光
   電的受信ユニットとから成る特許請求の範囲第１項ない
   し第５項のいずれか１項に記載の直列データ伝送回路装
   置。 ７、データ伝送区間（■）の遮断を光学的に発光ダイオ
   ード（ＤＫ）を介してまたは音響学的に電気音響学的変
   換ユニットを介して、並列ビット入力情報（Ｉ＿Ｅ＿ｎ
   ）の１つが一定に基準電位に調整されたままでありそし
   て、割当てられた並列ビットのドライバー段で発光ダイ
   オードまたは電気音響学的変換ユニットが接続されてい
   るようにして表示するようにした特許請求の範囲第１項
   ないし第６項のいずれか１項に記載の直列データ伝送回
   路装置。 ８、送信機への給電電圧供給が別個に又はデータ伝送区
   間（■）を介して行われる特許請求の範囲第１項ないし
   第７項のいずれか１項に記載の直列データ伝送回路装置
   。 ９、受信機（Ｅ）の並列ビットのドライバー段（Ｔｒ）
   を、供給電圧の電圧ピーク値が、損傷を与える程高い場
   合に導通状態に切換えるようにした特許請求の範囲第１
   項ないし第８項のいずれか１項に記載の直列データ伝送
   回路装置。 １０、並列ビット出力情報ユニット（Ｉ＿Ａ＿ｎ）を、
   最終使用装置としてのリレーを制御する場合に選択的に
   静的にまたはクロック制約により制御して損失電力を最
   小にする特許請求の範囲第１項ないし第９項のいずれか
   １項に記載の直列データ伝送回路装置。 １１、受信機（Ｅ）の並列ビットのドライバー段を、コ
   レクタ−エミッタ電圧を複数回にわたり順次に読出して
   、接続されている負荷の短絡について、受信機（Ｅ）で
   ドライバー段（Ｔｒ）が導通状態に切換えられている間
   に検査する特許請求の範囲第１項ないし第１０項のいず
   れか１項に記載の直列データ伝送回路装置。 １２、自動車の電子装置で使用する特許請求の範囲第１
   項ないし第１１項のいずれか１項に記載の直列データ伝
   送回路装置。