JPH0771087B2 - 直列デ−タ伝送回路装置 - Google Patents

直列デ−タ伝送回路装置

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JPH0771087B2
JPH0771087B2 JP61301898A JP30189886A JPH0771087B2 JP H0771087 B2 JPH0771087 B2 JP H0771087B2 JP 61301898 A JP61301898 A JP 61301898A JP 30189886 A JP30189886 A JP 30189886A JP H0771087 B2 JPH0771087 B2 JP H0771087B2
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ハルトムート・ハンチユ
ペーター・トーマ
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テレフンケン・エレクトロニク・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング
バイエリツシエ・モトーレン・ヴエルケ・アクチエンゲゼルシヤフト
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    • G08C—TRANSMISSION SYSTEMS FOR MEASURED VALUES, CONTROL OR SIMILAR SIGNALS
    • G08C15/00—Arrangements characterised by the use of multiplexing for the transmission of a plurality of signals over a common path
    • G08C15/06—Arrangements characterised by the use of multiplexing for the transmission of a plurality of signals over a common path successively, i.e. using time division
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    • G—PHYSICS
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    • G08C—TRANSMISSION SYSTEMS FOR MEASURED VALUES, CONTROL OR SIMILAR SIGNALS
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Description

【発明の詳細な説明】 産業上の利用分野 本発明は、複数の並列ビツト入力情報を有する送信機と
直列データ伝送区間と、伝送されたデータを並列ビツト
出力情報に、操作部または論理回路を制御するためにそ
れに相応して変換する受信機とを有しており、データ伝
送区間上の伝送データが、１つのスタートパルスと、１
つのデータブロツクを形成する並列ビツト入力情報の数
に相応する複数の単位情報と、状態が予め所定の１つの
データ休止期間とから成る１つのデータワードを形成す
る、直列データ伝送回路装置に関する。
従来技術 並列ビツト信号の直列ビツト信号への変換またはその逆
の変換は遠隔データ処理またはテレツクス通信の場合に
必要である。しかしながら例えば端末が、コンピユータ
の設置場所と異なる建物部分に設けられている場合にコ
ンピユータ接続回路網もこの変換を使用する。
マイクロプロセツサの場合にはこの変換のために別個の
周辺構成素子いわゆる汎用同期／非同期受信機／送信機
（USART）を使用することができる。しかしながら標準I
/Oポートを使用するソフトウエアによる解決法も公知で
ある。
例えばテレツクス信号の伝送の場合に伝送データはASCI
I−コード（American Standard Code for Information
Interchange）により決められており伝送線上のレベル
は例えば電圧インターフエースRS232（CCITT−勧告V2
4）におけるような特別の規格で規格化されている。
例えば自動車の電子装置のような特定の使用分野では、
直列データ伝送にマイクロプロセツサを用いる構成は、
例えば種々の機械のための切換装置の位置に相応する並
列入力情報を直列データワードに変換し、受信側で切換
装置位置に相応して操作部としての並列ビツトのリレー
を制御する場合にはコストがかかりすぎる。
並列ビツト入力情報の拡大はマイクロプロセツサの場合
にはI/Oポートを介して相応のアドレツシングと、ソフ
トウエアによるプログラミングとにより行われる。
発明が解決しようとする問題点 それ故本発明の課題は、僅かの回路装置でかつソフトウ
エアに負担をかけることなく並列ビツトデータを直列ビ
ツトデータに変換しまたその逆の変換も行いかつ場合に
応じて並列ビツト入力情報または出力情報の数を変化さ
せることができる回路装置を提供することにある。
問題を解決するための手段 上記課題は本発明により、並列ビット入力情報と出力情
報を、複数の同一形式の送信機および受信機をカスケー
ド接続することにより変化させることができるようにし
そのようにしてデータ伝送区間上でデータワードをそれ
ぞれデータブロック毎に同一数の単位情報を有する、相
応の数のデータブロックを順次に組み合わせることによ
り変化させるようにし、送信機におけるカスケード接続
を介してデータ伝送並列区間上のデータブロックの順序
が決定され、これらデータブロックが相応する受信機に
割当てられ、データ伝送区間に対応する送信機のデータ
出力がプッシュプル出力段を介して行われ、受信機にお
いてキャッシュメモリと中間メモリの内容が第１のコン
パレータで比較され、中間メモリと出力メモリの内容が
第２のコンパレータで比較され、一致せぬ場合には再度
入力情報が読出され、データ伝送区間上で短絡又は断線
が生じた場合に受信機側の並列ビット出力側のドライバ
段が所定時間後に遮断され、前記直列伝送回路装置は自
動車の電子装置として用いられるように構成されて解決
される。
発明の効果 本発明による回路装置の主な利点は、プログラミングを
行わずにそして同一形成の送信機および受信機により、
自動車の電子装置に搭載の１つのケーブル系統の多数の
制御線を節約できまた多重比較によりデータ伝送の信頼
性を高めデータ伝送区間の中断を診断できることにあ
る。
本発明の他の有利な実施例は従属請求項に記載されてい
る。
実施例 次に本発明の実施例を図を用いて詳しく説明する。
第１図は直列データ伝送のための多数のカスケード接続
された送信装置および受信装置のブロツク回路図を示
す。図において複数の同一形式の送信機So,S1,…Snと１
つのデータ伝送区間と複数の受信機E0,E1,…Enとが示
されている。
各送信機Snは同一数の並列入力情報IEnを有し（図示の
実施例では８）第２図が示しているようにこれらの並列
入力情報IEnはｎ個の送信機Snの構成に相応して順次に
データ伝送区間で１つのデータワードにまとめられ
る。受信側で、対応する受信機Enで入力情報IEnは、そ
れらに同一数の相応する並列出力情報IAnに変換されて
操作部（St）としてのリレーをまたは直接に論理回路を
制御する。
上記の場合に、第２図のデータワードは例えば312μｓ
のパルス持続時間のスタートパルスSIと、並列ビツト入
力情報の数に相応して、多数のデータブロツクDBと、そ
れに後続する所定の状態のデータ休止期間DPとから成
る。
上記の場合に１つのデータブロツクは、例えば156μｓ
の同期ビツトと、それに後続し同一の持続時間の情報ビ
ツトと、それに後続するそれぞれ156μｓの持続時間の
２つの零ビツトから成る。
このために送信機Ｓは、第３図に示すように構成され
る。すなわち、端子Ｏにおける外部接続により基本周波
数が制御される発振器OSZを介してクロツク周波数foが
発生され、クロツク周波数foは第１のORゲートOR1の１
つの入力側を介して分周器段Ｔに供給される。ORゲート
OR1の別の入力側に外部のクロツク発生器がクロツク入
力側TEの端子を介して接続されており、これは例えば多
数の同種の送信機が縦属接続され、ただ１つの送信機す
なわちマスター（例えばS0）から、すべての後置接続さ
れている送信機Snに対するクロツクが取出される場合で
ある。このために、これらの後置接続されている送信機
の発振器入力側Onはロー（Low）電位と接続されており
これらの送信機Snはこの場合にいわゆるスレイブとして
マスターと共働して作動する。
次の説明は、２つの同種の送信機および受信機を有す
る、本発明の一実施例に関する。
この場合に分周器段Ｔは帰還接続された双安定マルチバ
イブレータ例えばＤ−フリツプフロツプの連鎖接続から
成るので種々の分周比が存在し、分周された周波数は、
データワードを形成するために本発明によるデコーダ回
路例えばスタートパルスデコーダSID,カスケード−リセ
ツト−デコーダKD,パルス−休止デコーダPPD,イネーブ
ルデコーダFDおよび走査パルスデコーダSCDを介して互
いに結合されており、更に分周器段Ｔは遅延回路VZを制
御している。
第６図に示されているパルス線図は個々のデコーデイン
グ回路の出力信号を示す。
第６図のａに示す発振器−出力信号のクロツク周波数fo
からデコーデイング回路を介して次の出力信号が発生さ
れる。
− 第６図のｂないしｄに示されている、スイツチ位置
を読出す走査パルス − 第６図のｌに示されているパルス−休止デコーダパ
ルス − 第６図のｋに示されているスタートパルス − 第６図のｍに一例として示されている入力情報 − 第６図のｎに示されているイネーブルパルス − 第６図のｏに示されている、中間メモリに記憶され
た入力情報 − 第６図のｐに示されている、データ伝送区間で送出
される本来のデータワード − 第６図のｑに示されている、カスケード−リセツト
−デコーダの出力信号 個々にデコード化されたパルスの共働作用は次のように
行われる。
走査パルスデコーダSCDの各走査パルスSC Inは、第３図
に示されているそれに対応するトランジスタTnのベース
に供給されそのエミツタは入力情報発生回路との接続点
と接続されている。この入力情報IEnのための端子ピン
は更に、遮断方向にバイアスされたツエナーダイオード
を介して基準電位につながつている。すべてのトランジ
スタTnのコレクタは一緒に接続されてコンパレータK7の
反転入力側に接続されている。更にこの反転入力側は抵
抗R1を介して作動電圧供給ユニツトUstab/PORと接続さ
れている。
この作動電圧供給ユニツトUstab/PORは、２つの抵抗R2,
R3から成る分圧器に給電しこれらの抵抗R2,R3の接続点
はコンパレータ段K7の非反転入力側に接続されている。
入力情報IEnが走査パルスSCInの印加時点で例えば2.5V
より大きい論理ハイ（High）レベルを示した場合にはこ
の状態は、スイツチの開いている状態であり、コンパレ
ータK1の出力信号は論理値零すなわちロー（Low）電位
である。逆に、入力情報が論理値零すなわちローレベル
でスイツチが閉じていると、コンパレータK1の出力信号
は論理値１すなわちハイレベルである。
コンパレータ段K7とイネーブルデコーダFDとの出力信号
はANDゲート、AND1を介して結合され、ANDゲートAND1の
出力信号は、複数の入力側を有する第２のORゲートOR2
の１つの入力側に供給される。このORゲートOR2の他の
入力側にはスタートパルスデコーダSIDとパルス−休止
デコーダPPDとの出力信号が供給される。データ入力側
スレイブDESと接続されている増幅器V1を介して、スレ
イブとして作動される後置送信機例えばS1のデータはOR
ゲートOR2の別の１つの入力側に供給されこのORゲートO
R2の出力側は、出力信号がデータ伝送区間上のデータ
ワードを形成するプツシユプル出力段GTを制御する。
プツシユプル出力段GTは、データワードＷを送出するた
めに供給電圧Usの印加後に遅延回路VZの出力側を介し
て、分周器段Ｔにおける決められた周波数状態の計数に
より決まる所定の時間の間阻止される。
カスケードリセツトデコーダKDの出力信号は第２の増幅
回路V2を介してカスケードリセツト出力側KRAの端子に
供給される。
第３の増幅器V3を介して基本周波数foの信号はクロツク
出力側TAの端子から取出される。
給電電圧供給ユニツトUstab/PORには供給電圧Usが供給
され、安定化された電圧Ustabが取出される。
第６図のｐに示されているデータワードＷは例えば312
μｓの持続時間のスタートパルスで始まりこのスタート
パルスに、それぞれ624μｓの持続時間の８つのデータ
ブロツクDBが続く。その際に各データブロツクには156
μｓの持続時間の同期ビツトで始まる。この同期ビツト
に、走査された入力情報IEnが続きその際に論理値０
は、当該のスイツチが閉じていることを意味する。第６
図ｐの例ではそれぞれ第２のスイツチが閉じている。こ
の情報ビツトに２つのそれぞれ156μｓの零ビツトが続
く。
マスター−スレイブプログラミング段MSを介して分周器
段Ｔとパルス−休止デコーダPPDを、それらのカスケー
ドリセツト入力側KREにおける論理レベルが零の場合に
阻止しハイレベルの場合にイネーブルにすることができ
る。このレベルの切換えは、マスタースレイブモードに
おいて、カスケード作動の場合には、カスケードリセツ
トデコーダKDで発生されマスターのカスケードリセツト
出力側KRAから取出され、スレイブとして作動される後
置送信機に供給されるカスケードリセツト信号により行
われる。
データ伝送区間として、導電的に接続されている電気
接続線を使用することができる。しかしながら光電的伝
送区間も可能でありこのような光電的伝送区間は送信側
が例えば発光ダイオードから成りこの発光ダイオードは
プツシユプル出力段GTから送信機のデータ出力側の端子
DAを介して制御される。この発光ダイオードはデータワ
ードＷをパルス信号として導電的に分離されているガラ
ス繊維を介して、受信側に設けられ受信機を制御するホ
トトランジスタに供給する。
受信機のデータ入力側DEはコンパレータ段K6の反転入力
側と、遮断方向にバイアスされたツエナーダイオードZ2
のカソードとに接続されておりツエナーダイオードZ2の
アノードは基準電位と接続されている。
このコンパレータの非反転入力側は、抵抗R5,R6から成
る分圧器の中間タツプを介して基準電圧に接続されてい
る。
コンパレータK6により、受信されたデータワードＷは受
信機Ｅで所定の電圧レベルにデイジタル処理され、更に
処理されるためにスタートパルス検出回路STE、走査パ
ルス発生器段APおよびANDゲートAND2の入力側に供給さ
れる。ANDゲートAND2が、スタートパルス検出回路STEで
スタートパルスが検出されこの信号によりANDゲートAND
2の別の入力側が制御されると開かれる。スタートパル
ス検出回路は受信機TEの分周器段の分周された周波数に
より制御され、この受信機で、データ休止期間の終了後
に第１の負のエツジにより計数により、スタートパルス
として解釈することができる最小パルス持続時間が存在
するかが調べられる。このために分周器段TEは受信機の
端子OEを有する発振器回路OSZEから制御される。この発
振器回路の基本周波数foEは送信機の基本周波数の約４
倍である。発振器OSZEは作動形式メモリBAの出力側を介
して、作動形式メモリの端子すなわちプログラミングピ
ンPPがハイ電位またはロー電位にされることにより阻止
または作動される。
発振器OSZEの基本周波数foEは付加的に、端子TAEを有す
るクロツク出力段TAに供給されまたこのクロツク出力段
TAの機能は同様に作動形式メモリBAの相応の制御信号に
より決まる。
分周器段TEは、種々の分周された周波数が供給される、
受信機Ｅの他の構成素子を制御する。このような構成素
子に走査パルス発生器段APとデータ終了デコーダDEDと
が属し、このデータ終了デコーダDEDは、伝送されたデ
ータの終りを検出しこの状態をシーケンス制御装置Ａに
伝える。シーケンス制御装置Ａは同様に分周器段TEの種
々の周波数により制御される。受信されたデータワード
の引続いての処理は第１のカウンタZ1を介して行われ、
この第１のカウンタZ1は作動形式メモリBAの別の出力信
号を介して制御されそれに相応して第１の８ビツトをマ
スター受信機としてまたは第２の８ビツトをスレイブ受
信機として計数する。更に第１のカウンタZ1には、AND
ゲートAND2の出力信号が供給される。
カウンタZ1の出力側と走査パルス発生器段APの出力側と
はデータデコーデイング回路DDを制御しデータデコーデ
イング回路DDの制御線は、それらの制御線が、クロツク
制御される、Ｄ−フリツプフロツプから成る後置キヤツ
シユメモリSPAのクロツク入力側に接続されていて、分
配機能を行う。
その際にこれらのＤ−フリツプフロツプのすべてのデー
タ入力側にANDゲートAND2の出力信号すなわちデータワ
ードが印加されている。このようにしてキヤツシユメモ
リSPAのフリツプフロツプに順次に走査パルスのラスタ
ーで入力情報IEnのみが書込まれ、このようにしてこれ
らの入力情報を並列ビツト入力情報として使用すること
が可能である。キヤツシユメモリSPAに同一の中間メモ
リSPZが後置接続されている。
キヤツシユメモリSPAに書込まれた情報はデータ終了の
検出後に中間メモリSPZの内容と比較される。同等の場
合には、４進カウンタとして動作する第２のカウンタZ2
はもう一段だけ更に計数する。キヤツシユメモリSPAと
中間メモリSPZとのデータ内容の比較はコンパレータK1
で行われコンパレータK1は同等の場合には制御信号をカ
ウンタZ2とシーケンス制御装置Ａに供給する。
同等の場合にはカウンタZ2はシーケンス制御装置Ａを介
してリセツトされる。このシーケンス制御装置は更にメ
モリSPA,SPZおよびSPOとコンパレータK1およびK2とを制
御する。各比較の後にデータはキヤツシユメモリSPAか
ら中間メモリに転送される。４回にわたり同等の場合の
後に中間メモリSPZの内容は、この中間メモリSPZに後置
接続されている出力メモリSPOの内容と比較される。同
等の場合にはカウンタZ2はリセツトされる、何故ならば
入力情報は変化しなかつたからである。同等でない場合
には入力情報は変化し次のような動作過程が行われる。
すなわち情報は中間メモリSPZから出力メモリSPOに転送
され、そして出力メモリSPOに後置接続されているドラ
イバー段に伝送されこのドライバー段でこれらの情報は
並列ビツト出力情報IAnとして操作部または論理回路の
制御のために使用される。
コンパレータK2の出力側とシーケンス制御装置の制御リ
ード線とは短絡検出回路KSに接続されておりこの短絡検
出回路KSにより約35ms後に出力メモリのデータのドライ
バー段への伝送の後にこれらのドライバー段が約10msに
わたり短絡動作の有無について調べる。このために、端
子TRAまたはIAnを有するオープンコレクタ形トランジス
タとして構成されている能動ドライバー段のコレクタ−
エミツタ電圧がコンパレータ段を介して４回にわたり順
次に読出されて障害パルスの無いことを確認する。短絡
信号が約10msにわたり存在する場合にはそれに相応する
トランジスタが遮断される。遮断状態は記憶されたまま
でありいわゆる“パワーオンリセツト（Power On Rese
t）”により、送信機におけるのと同一形式に構成され
ている給電電圧供給ユニツトUstab/PORの遮断と再度の
投入接続によつてのみ再び消去することができる。
ドライバー段に対する別の保護対策は、分周器段TEの周
波数により制御される安全検査装置PRにより行われる。
このようにしてデータ伝送区間の断線または短絡の場
合にすべてのドライバーが、約50msの所定時間の後に確
実に阻止される。送信機の入力情報が基準電圧と共に安
定して論理的ローレベルであり、それに相応する出力側
が第７図に示すように接続されている場合には障害を光
学的または音響的に示すことができる。
受信機回路の他の構成素子は３つのコンパレータK3,K4,
K5でありこれらのコンパレータK3,K4,K5はドライバー段
に作用する。
出力段から例えばリレーが制御される場合にこれらのリ
レーを、接続後に約120msにわたり静的に制御すること
ができる。この時間内に出力側の短絡検査も行われる。
引続いて出力側を受信機回路の発振器の基本周波数foE
によりクロツク制御してドライバー段の損失電力を低減
することができる。出力側の静的またはクロツク制御に
よる制御に対する作動形式を端子ピンTAusを介してコン
パレータK5の非反転入力側により決めることができ、T
Ausが供給電圧Usと接続されている場合には制御は静的
に行われる。基準電圧との接続によりクロツク制御が行
われる。
コンパレータK4およびK3の非反転入力側は互いに接続さ
れて端子LDに接続されている。コンパレータK4の出力側
はコンパレータK5の出力側と接続されている。入力側LD
は配電網（Bordnetz）の電圧を検出する。
分圧器を介して端子LDに印加されている、配電網の電圧
レベルが、コンパレータK4の反転入力側に印加されてい
る調整された基準電圧URef1より低い場合にはコンパレ
ータK4の出力側を介してリレーのクロツク制御が阻止さ
れる。
電圧ピーク値が正であり障害パルスが高い場合にはドラ
イバー段のパワートランジスタは、反転入力側に基準電
圧URef2が加わつているコンパレータK3の出力側を介し
て導通状態の切換えられる。更に、過電圧が正の場合に
はいかなる短絡読出し動作も阻止される。
受信機のカスケード接続（マスター−スレイブ作動）に
おいてマスターかスレイブかの決定はプログラミングピ
ンPPの接続により行われる。
マスター:PPはUsに接続 単独:PPは開いている スレイブ:PPはアースにつながつている マスターの作動形式ではピンOEにおける発振器OSZEはRC
素子と接続されクロツク出力側TAFは活性である。受信
機が単独で作動される場合にはスレイブのクロツク出力
側は遮断される。
マスターはスタートビツトを検出し第１の８つの情報ビ
ツトをデコードする。同様にスレイブはスタートビツト
を検出するがしかしながら第２の８つの情報ビツトをデ
コードする。
同期クロツク制御以外はマスターにおける機能とスレイ
ブにおける機能とは互いに無関係に行われる。
第５図で送信機Soの接続形式が示されている。この図で
送信機Soの給電はデータ伝送区間を介して行われる。
このために、第１図に示されている抵抗Rpがダイオード
Dpにより置換されその際にカソードは送信機Soの端子ピ
ンUsと、アノードは直接にデータ伝送区間と接続され
ている。
第３図および第４図に示されている回路ブロツクはモノ
リシツク集積することができる。
【図面の簡単な説明】
第１図は、直列データ伝送のための複数のカスケード接
続された送信機および受信機のブロツク回路図である。
第２図は、１つのデータワードの時間的変化を示す線図
である。第３図は送信機のブロツク回路図である。第４
図は受信機のブロツク回路図である。第５図は、データ
伝送区間を介して送信機に給電する回路装置を示す回路
図である。第６図はデコーデイング回路に対するパルス
線図である。第７図は、受信機の切換動作を示す回路図
である。 S0,S1,…Sn……送信器、E0,E1,…En……受信器、IEn…
…入力情報、IAn……出力情報、St……操作部、……
データ伝送区間、DB……データブロツク、DP……データ
休止期間、SI……スタートパルス、OSZ……発振器、Ｔ
……分周器段、SID……スタートパルスデコーダ、KD…
…カスケード−リセツト−デコーダ、PPD……パルス−
休止デコーダ、FD……イネーブルデコーダ、SCD……走
査パルスデコーダ、VZ……遅延回路、GT……プツシユプ
ル出力、MS……マスター−スレイブプログラミング段、
STE……スタートパルス検出回路、TE……分周器段、TA
……クロツク出力段、AP……走査パルス発生器段、BA…
…作動形式メモリ、Ａ……シーケンス制御装置、SPA…
…キヤツシユメモリ、SPZ……中間メモリ、SPO……出力
メモリ、KS……短絡検出回路、PR……安全検査装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ペーター・トーマ ドイツ連邦共和国ホーレルン・アム・ゲフ リユーゲルホフ・２ベー (72)発明者 ヨーゼフ・マハレク ドイツ連邦共和国ノイフアールン・アム・ シユポルトプラツツ ２

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】複数の並列ビット入力情報（IEn）を有す
    る送信機（Ｓ）と、直列データ伝送区間（）と、伝送
    されたデータを並列ビット出力情報（IAn）に、操作部
    （St）または論理回路の制御のために、変換する受信機
    （Ｅ）とを備えており、データ伝送区間（）上で伝送
    データを、スタートパルス（SI）と、１つのデータブロ
    ック（DB）を形成する並列ビット入力情報の数に相応す
    る、複数の単位情報と、所定のデータ休止期間（DP）と
    からなる１つのデータワード（Ｗ）に変換する、直列デ
    ータ伝送回路装置において、 並列ビット入力情報（IEN）と出力情報（IAN）を、複数
    の同一形式の送信機（Sn）および受信機（En）をカスケ
    ード接続することにより変化させることができるように
    しそのようにしてデータ伝送区間（）上でデータワー
    ド（Ｗ）をそれぞれデータブロック（DB）毎に同一数の
    単位情報を有する、相応の数のデータブロック（DB）を
    順次に組み合わせることにより変化させるようにし、 送信機におけるカスケード接続を介してデータ伝送並列
    区間上のデータブロックの順序が決定され、これらデー
    タブロックが相応する受信機に割当てられ、 データ伝送区間に対する送信機のテータ出力がプッシュ
    プル出力段を介して行われ、 受信機においてキャッシュメモリと中間メモリの内容が
    第１のコンパレータで比較され、中間メモリと出力メモ
    リの内容が第２のコンパレータで比較され、一致せぬ場
    合には再度入力情報が読出され、 データ伝送区間上で短絡又は断線が生じた場合に受信機
    側の並列ビット出力側のドライバ段が所定時間後に遮断
    され、 前記直列伝送回路装置は自動車の電子装置として用いら
    れることを特徴とする、直列データ伝送回路装置。
  2. 【請求項２】複数の同一形式の送信機または受信機をカ
    スケード接続する場合にデータ伝送区間（）上でのデ
    ータワード（Ｗ）の生成がデータ休止期間の短縮または
    データワードの延長または送信周波数の増加を惹起しま
    たデータブロックの順次の組合せが送信機（Ｓ）におい
    てカスケード接続（Ｓ）と外部プログラマブルメモリ
    （MS）とを介して行われ、そのようにしてデータ伝送並
    列区間（）上の個々のデータブロックの順序を決めそ
    して受信機（Ｅ）側でそれに相応してプログラマブルな
    メモリ（BA）を介して、選択された作動形式に対して個
    々のデータブロックをそれに相応する受信機（En）に割
    当てる、特許請求の範囲第１項記載の直列データ伝送回
    路装置。
  3. 【請求項３】送信機（Ｓ）のデータ出力をデータ伝送区
    間上で電流制限機能を有するプッシュプル出力段（GT）
    を介して行う特許請求の範囲第１項または第２項記載の
    直列データ伝送回路装置。
  4. 【請求項４】受信機（Ｅ）でシーケンス制御装置（Ａ）
    とキャッシュメモリ（SPA）と、出力メモリ（SPO）が後
    置接続されている中間メモリ（SPZ）とを介してキャッ
    シュメモリ（SPA）の内容を中間メモリ（SPZ）の内容と
    比較する第１のコンパレータ（K1）と、中間メモリ（SP
    Z）の内容を出力メモリ（SPO）の内容と比較する第２の
    コンパレータ（K2）とカウンタ（Ｚ）とに対して送信機
    （Ｓ）とデータ伝送区間（）との、ノイズに対する伝
    送信頼性を、同一の入力情報（IE）を複数回にわたり読
    出し引続いて、受信されたビットパターンをコンパレー
    タ（K1,K2）で比較し引続いて同等の場合には所定の目
    標値に達するまでカウンタ（Z2）で増分を行い、同等で
    ない場合にはカウンタ（Z2）をリセットし再び入力情報
    （IEn）を読出すようにした特許請求の範囲第１項〜３
    項いずれか１項に記載の直列データ伝送回路装置。
  5. 【請求項５】データ伝送区間（）に短絡または断線が
    生じた場合に受信機（Ｅ）で、並列ビット出力側のすべ
    てのドライバー段（Tr）を所定の応答時間後に遮断する
    ようにした特許請求の範囲第１項〜第４項いずれか１項
    に記載の直列データ伝送回路装置。
  6. 【請求項６】データ伝送区間（）が電気的接続線また
    は、受信機側の光電的送信機とグラスファイバーと、受
    信側の光電的受信ユニットとからなる特許請求の範囲第
    １項〜第５項いずれか１項に記載の直列データ伝送回路
    装置。
  7. 【請求項７】データ伝送区間（）の遮断を光学的に発
    行ダイオード（DK）を介してまたは音響学的に電気音響
    学的変換ユニットを介して、並列ビット入力情報
    （IEn）の１つが一定に基準電位に調整されたままであ
    りそして、割当てられた並列ビットのドライバー段で発
    行ダイオードまたは電気音響学的変換ユニットが接続さ
    れているようにして表示するようにした特許請求の範囲
    第１項〜第６項いずれか１項に記載の直列データ伝送回
    路装置。
  8. 【請求項８】送信機への給電電圧供給が別個に又はデー
    タ伝送区間（）を介して行われる特許請求の範囲第１
    項〜第７項いずれか１項に記載の直列データ伝送回路装
    置。
  9. 【請求項９】受信機（Ｅ）の並列ビットのドライバー段
    （Tr）を、供給電圧の電圧ピーク値が、損傷を与える程
    高い場合に導通状態に切換えるようにした特許請求の範
    囲第１項〜第８項のいずれか１項に記載の直列データ伝
    送回路装置。
  10. 【請求項１０】並列ビット出力情報ユニット（IAn）
    を、最終使用装置としてのリレーを制御する場合に選択
    的に静的にまたはクロック制約により制御して損失電力
    を最小にする特許請求の範囲第１項〜第９項のいずれか
    １項に記載の直列データ伝送回路装置。
  11. 【請求項１１】受信機（Ｅ）の並列ビットのドライバー
    段を、コレクターエミッタ電圧を複数回にわたり順次に
    読出して、接続されている負荷の短絡について、受信機
    （Ｅ）でドライバー段（Tr）が導通状態に切換られてい
    る間に検査する特許請求の範囲第１項〜第10項いずれか
    １項に記載の直列データ伝送回路装置。
JP61301898A 1985-12-20 1986-12-19 直列デ−タ伝送回路装置 Expired - Lifetime JPH0771087B2 (ja)

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