JP3256352B2 - 単線式線路を持つ直列バスシステム - Google Patents
単線式線路を持つ直列バスシステムInfo
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- JP3256352B2 JP3256352B2 JP23054593A JP23054593A JP3256352B2 JP 3256352 B2 JP3256352 B2 JP 3256352B2 JP 23054593 A JP23054593 A JP 23054593A JP 23054593 A JP23054593 A JP 23054593A JP 3256352 B2 JP3256352 B2 JP 3256352B2
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- circuit
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- transmitter
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/066—Means for reducing external access-lines for a semiconductor memory clip, e.g. by multiplexing at least address and data signals
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4265—Bus transfer protocol, e.g. handshake; Synchronisation on a point to point bus
- G06F13/4269—Bus transfer protocol, e.g. handshake; Synchronisation on a point to point bus using a handshaking protocol, e.g. Centronics connection
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Description
【０００１】
【産業上の利用分野】本発明は単線式線路によってプロ
セッサに入力回路を接続する方法および回路装置に関す
る。
セッサに入力回路を接続する方法および回路装置に関す
る。
【０００２】
【従来の技術】このような方法および回路装置は、例え
ば電話線であってもよい単線式線路を介してデータが遠
隔送信機から読取られ、プロセッサが得られた信号を供
給される遠隔制御システムにおいて知られている。送信
機のデータはデジタル形態で有効に送信され、これは送
信を信頼性の高いものにする。送信機が多数の信号源を
含んでいる場合、これらの信号は直列多重モードまたは
コード化された形態で送信され、プロセッサにおいて個
々の成分に分離されることが可能である。
ば電話線であってもよい単線式線路を介してデータが遠
隔送信機から読取られ、プロセッサが得られた信号を供
給される遠隔制御システムにおいて知られている。送信
機のデータはデジタル形態で有効に送信され、これは送
信を信頼性の高いものにする。送信機が多数の信号源を
含んでいる場合、これらの信号は直列多重モードまたは
コード化された形態で送信され、プロセッサにおいて個
々の成分に分離されることが可能である。
【０００３】
【発明が解決しようとする課題】本発明の目的は、市販
のプロセッサ、特に送信およびその時間シーケンスがプ
ロセッサによってのみ制御されるマイクロプロセッサに
送信機の信号を送信することを可能にする方法および回
路装置を提供することである。
のプロセッサ、特に送信およびその時間シーケンスがプ
ロセッサによってのみ制御されるマイクロプロセッサに
送信機の信号を送信することを可能にする方法および回
路装置を提供することである。
【０００４】本発明の別の目的は、入出力プロセッサポ
ートがプッシュ・プル出力または開放出力段を有してい
るか否かにかかわらず、通常の単一ピン入出力プロセッ
サポート（Ｉ／Ｏポート）が信号を容けることができる
ように、アナログまたはデジタル形態で存在する単一信
号源の信号または多数信号源の信号が適切なデジタル形
態にされるように送信機を設計することである。
ートがプッシュ・プル出力または開放出力段を有してい
るか否かにかかわらず、通常の単一ピン入出力プロセッ
サポート（Ｉ／Ｏポート）が信号を容けることができる
ように、アナログまたはデジタル形態で存在する単一信
号源の信号または多数信号源の信号が適切なデジタル形
態にされるように送信機を設計することである。
【０００５】本発明の別の目的は、できる限り任意の市
販のプロセッサが適切なプログラム状態（ソフトウェ
ア）によって送信の時間シーケンスを制御することがで
きるように送信機の動作を適応させることである。
販のプロセッサが適切なプログラム状態（ソフトウェ
ア）によって送信の時間シーケンスを制御することがで
きるように送信機の動作を適応させることである。
【０００６】
【課題を解決するための手段】本発明の基本的な考え
は、データメッセージ内の例えば多数の１によってパル
スシーケンスとして送信される数（＝Ｎ）として送信機
によって送信されるべき信号をエンコードすることであ
る。送信機は、ゼロ状態で送信機によってロックされた
単線式線路の遮断を解除し、外部および内部回路手段に
線路を１状態にプルさせることによってプロセッサにそ
のメッセージを送信するその意図を示す。プロセッサは
これを検出し、単線式線路をゼロ状態に復帰させる。し
たがって、１のパルスシーケンスは単線式線路上に連続
的に形成される。送信機において、これらの１がカウン
トされる。カウントされた１の数が内部的にコード化さ
れた数Ｎに等しい場合、単線式線路上のさらなる１は抑
制される。
は、データメッセージ内の例えば多数の１によってパル
スシーケンスとして送信される数（＝Ｎ）として送信機
によって送信されるべき信号をエンコードすることであ
る。送信機は、ゼロ状態で送信機によってロックされた
単線式線路の遮断を解除し、外部および内部回路手段に
線路を１状態にプルさせることによってプロセッサにそ
のメッセージを送信するその意図を示す。プロセッサは
これを検出し、単線式線路をゼロ状態に復帰させる。し
たがって、１のパルスシーケンスは単線式線路上に連続
的に形成される。送信機において、これらの１がカウン
トされる。カウントされた１の数が内部的にコード化さ
れた数Ｎに等しい場合、単線式線路上のさらなる１は抑
制される。
【０００７】したがって、プロセッサは全ての１の後に
ロックされた０状態が既に存在しているか否かを検査し
なければならない。したがって、プロセッサポートは入
力として高インピーダンス状態に切替えられ、短い設定
間隔後に単線式線路上の電圧レベルが検査される。送信
機がゼロ状態で単線式線路をロックしていない場合、例
えば外部プルアップ抵抗等の回路手段は１レベルに単線
式線路をプルする。
ロックされた０状態が既に存在しているか否かを検査し
なければならない。したがって、プロセッサポートは入
力として高インピーダンス状態に切替えられ、短い設定
間隔後に単線式線路上の電圧レベルが検査される。送信
機がゼロ状態で単線式線路をロックしていない場合、例
えば外部プルアップ抵抗等の回路手段は１レベルに単線
式線路をプルする。
【０００８】メッセージの終了と新しいメッセージの始
めとの間において、送信機は単線式線路がゼロ電位に保
持されるロック期間を形成する。したがって、プロセッ
サはメッセージの終了を検出することも可能であり、ま
たコード化された数Ｎとしてそこでカウントされた１の
数も適応させる。
めとの間において、送信機は単線式線路がゼロ電位に保
持されるロック期間を形成する。したがって、プロセッ
サはメッセージの終了を検出することも可能であり、ま
たコード化された数Ｎとしてそこでカウントされた１の
数も適応させる。
【０００９】
【発明の効果】上記に述べられたように、本発明の大き
い利点は市販のプロセッサが使用されることが可能であ
り、単一のＩ／Ｏプロセッサポートしかプロセッサに送
信機を接続するために必要とされないことである。別の
利点は、送信機が３つの導線しか必要とせず、したがっ
て安価に製造されることが可能なことである。本発明の
別の利点はセンサ、変換器、プッシュボタン素子、およ
び滅多に使用しないデータ用のＲＯＭのような簡単なメ
モリ装置等の非常に多数の周辺回路を含むその広範囲な
応用があることである。以下、添付図面を参照して本発
明を説明する。
い利点は市販のプロセッサが使用されることが可能であ
り、単一のＩ／Ｏプロセッサポートしかプロセッサに送
信機を接続するために必要とされないことである。別の
利点は、送信機が３つの導線しか必要とせず、したがっ
て安価に製造されることが可能なことである。本発明の
別の利点はセンサ、変換器、プッシュボタン素子、およ
び滅多に使用しないデータ用のＲＯＭのような簡単なメ
モリ装置等の非常に多数の周辺回路を含むその広範囲な
応用があることである。以下、添付図面を参照して本発
明を説明する。
【００１０】
【実施例】図１を参照すると、以降“プロセッサポー
ト”と呼ぶその入出力ポート68の領域におけるプロセッ
サ60の一部分が示されている。出力モードにおいて、プ
ロセッサポート68は低インピーダンス状態であり、その
電圧レベルはトランジスタ66および67を備えたプッシュ
プル段または開放コレクタ段或はトランジスタ66を備え
た開放ドレイン段のいずれかとして設計された出力段65
によって制御される。出力モードにおいて、出力段65は
高インピーダンス状態であるため、プロセッサポート68
は浮動することができる。この状態において、プロセッ
サポート68の電位はセンサ回路70によって感知され、セ
ンサ回路70の一部分を形成するしきい値回路によって０
または１信号として識別される。この信号はプロセッサ
60において入出力制御装置75およびそれに接続されたデ
ータ処理段に供給され、これは説明を簡単にするために
データ処理装置80としてブロック形態で示されている。
データ処理装置80はまた固定されたプログラム可能なプ
ログラムランを含み、データおよび制御ラインによって
入出力制御装置75に接続される。必要なシステムクロッ
クｃｌは外部から供給されるか、或はプロセッサ60にお
いてクロック発生器85によって発生される。
ト”と呼ぶその入出力ポート68の領域におけるプロセッ
サ60の一部分が示されている。出力モードにおいて、プ
ロセッサポート68は低インピーダンス状態であり、その
電圧レベルはトランジスタ66および67を備えたプッシュ
プル段または開放コレクタ段或はトランジスタ66を備え
た開放ドレイン段のいずれかとして設計された出力段65
によって制御される。出力モードにおいて、出力段65は
高インピーダンス状態であるため、プロセッサポート68
は浮動することができる。この状態において、プロセッ
サポート68の電位はセンサ回路70によって感知され、セ
ンサ回路70の一部分を形成するしきい値回路によって０
または１信号として識別される。この信号はプロセッサ
60において入出力制御装置75およびそれに接続されたデ
ータ処理段に供給され、これは説明を簡単にするために
データ処理装置80としてブロック形態で示されている。
データ処理装置80はまた固定されたプログラム可能なプ
ログラムランを含み、データおよび制御ラインによって
入出力制御装置75に接続される。必要なシステムクロッ
クｃｌは外部から供給されるか、或はプロセッサ60にお
いてクロック発生器85によって発生される。
【００１１】プロセッサポート68が入出力制御装置75に
よって出力として切替えられた場合、それは本発明にし
たがってプロセッサポート68がプロセッサ60の接地端子
62によって形成された固定された電圧レベルに低インピ
ーダンスを介してプルされることを保証されなければな
らない。接地端子62の電位は送信機10の接地端子13の電
位にほぼ等しくなければならない。本発明の基本的な実
施例において、プロセッサ端子68はほぼ正の電源電圧Ｖ
ＤＤである他方の電源供給端子61の電位に低インピーダ
ンスを介してプルされる必要はなく、したがって関連し
たプルアップトランジスタ67は図１において破線で示さ
れている。
よって出力として切替えられた場合、それは本発明にし
たがってプロセッサポート68がプロセッサ60の接地端子
62によって形成された固定された電圧レベルに低インピ
ーダンスを介してプルされることを保証されなければな
らない。接地端子62の電位は送信機10の接地端子13の電
位にほぼ等しくなければならない。本発明の基本的な実
施例において、プロセッサ端子68はほぼ正の電源電圧Ｖ
ＤＤである他方の電源供給端子61の電位に低インピーダ
ンスを介してプルされる必要はなく、したがって関連し
たプルアップトランジスタ67は図１において破線で示さ
れている。
【００１２】図１の説明および実施例は、開放ドレイン
端子が能動的な関連したプロセッサポート68を低い電位
の方向にのみプルすることができると仮定している。以
下において、第１の電圧レベル１は２つのレベル中の正
に近いほうの電圧レベルを表し、第２の電圧レベル０は
負に近いほう電圧レベルを表し、これは１レベルおよび
０レベル或は１信号または０信号とそれぞれ呼ばれる。
実際の電圧に対して、通常のしきい値は制限レベルであ
る。別の回路技術において、電位明細は交換されなけれ
ばならない。
端子が能動的な関連したプロセッサポート68を低い電位
の方向にのみプルすることができると仮定している。以
下において、第１の電圧レベル１は２つのレベル中の正
に近いほうの電圧レベルを表し、第２の電圧レベル０は
負に近いほう電圧レベルを表し、これは１レベルおよび
０レベル或は１信号または０信号とそれぞれ呼ばれる。
実際の電圧に対して、通常のしきい値は制限レベルであ
る。別の回路技術において、電位明細は交換されなけれ
ばならない。
【００１３】送信機10は３つの導線すなわち端子11にお
ける任意の正の電源電圧ＵＢに対する１つ、端子13にお
ける接地に対する１つ、および出力端子12におけるデー
タに対する１つだけを有する。正の電源電圧ＵＢは、通
常の半導体製造プロセス特にＣＭＯＳプロセスが適応さ
れる内部５−Ｖ電源に内部電圧段50によって低下され
る。
ける任意の正の電源電圧ＵＢに対する１つ、端子13にお
ける接地に対する１つ、および出力端子12におけるデー
タに対する１つだけを有する。正の電源電圧ＵＢは、通
常の半導体製造プロセス特にＣＭＯＳプロセスが適応さ
れる内部５−Ｖ電源に内部電圧段50によって低下され
る。
【００１４】低い電位の端部が接地端子13に接続された
トランジスタ26と直列の減結合抵抗27から構成された切
替え段は出力端子12に配置されている。切替えトランジ
スタ26の制御電極は、エンコーダ20からデータを、タイ
マー40からタイミング信号を、またセンサ30および比較
器35から出力信号を供給される出力制御回路25に接続さ
れ、センサ30は出力端子12に結合されている。最も簡単
な場合において、タイマー40は図２に示されているよう
にロックされた間隔ｄｔの期間を決定するために出力制
御回路25の出力を遅延するＲＣ遅延段である。
トランジスタ26と直列の減結合抵抗27から構成された切
替え段は出力端子12に配置されている。切替えトランジ
スタ26の制御電極は、エンコーダ20からデータを、タイ
マー40からタイミング信号を、またセンサ30および比較
器35から出力信号を供給される出力制御回路25に接続さ
れ、センサ30は出力端子12に結合されている。最も簡単
な場合において、タイマー40は図２に示されているよう
にロックされた間隔ｄｔの期間を決定するために出力制
御回路25の出力を遅延するＲＣ遅延段である。
【００１５】エンコーダ20は信号源15から入力信号ｓｉ
を受信し、数Ｎにそれらを変換する。この数は出力制御
回路25に供給される。各レベルが特定の情報を表すアナ
ログ信号を信号源15が供給すると、これらの信号はエン
コーダ中のアナログデジタル変換器21によってデジタル
形態に変換されなければならない。その後、デジタル信
号はエンコーダ20の出力数として数Ｎを形成するために
エンコーダにおいて処理される。
を受信し、数Ｎにそれらを変換する。この数は出力制御
回路25に供給される。各レベルが特定の情報を表すアナ
ログ信号を信号源15が供給すると、これらの信号はエン
コーダ中のアナログデジタル変換器21によってデジタル
形態に変換されなければならない。その後、デジタル信
号はエンコーダ20の出力数として数Ｎを形成するために
エンコーダにおいて処理される。
【００１６】信号源15が付加的な軸方向のスイッチを備
えたシンクロ装置からなる以下の例によりコード化をさ
らに詳細に説明する。シンクロ装置により供給された入
力信号ｓｉは時計方向の信号および反時計方向の信号で
あるだけでなく、軸方向のスイッチが付勢された場合に
は独立した軸方向の信号である。エンコーダ20の出力に
対して、入力信号ｓｉが静的な信号か、或はパルスまた
はパルスシーケンスとして存在しているか否かは問題で
はない。エンコーダはそれらを区別することだけが可能
でなければならない。この簡単な例において、後続した
数がエンコーダ20において割当てられることができる以
下の組合わせが考えられる：機能なし：Ｎ＝０；時計方
向の回転：Ｎ＝１；反時計方向の回転：Ｎ＝２；軸方向
のスイッチの付勢：Ｎ＝３；付勢された軸方向スイッチ
と組合せられた時計方向の回転：Ｎ＝４；および付勢さ
れた軸方向スイッチと組合せられた反時計方向の回転：
Ｎ＝５。
えたシンクロ装置からなる以下の例によりコード化をさ
らに詳細に説明する。シンクロ装置により供給された入
力信号ｓｉは時計方向の信号および反時計方向の信号で
あるだけでなく、軸方向のスイッチが付勢された場合に
は独立した軸方向の信号である。エンコーダ20の出力に
対して、入力信号ｓｉが静的な信号か、或はパルスまた
はパルスシーケンスとして存在しているか否かは問題で
はない。エンコーダはそれらを区別することだけが可能
でなければならない。この簡単な例において、後続した
数がエンコーダ20において割当てられることができる以
下の組合わせが考えられる：機能なし：Ｎ＝０；時計方
向の回転：Ｎ＝１；反時計方向の回転：Ｎ＝２；軸方向
のスイッチの付勢：Ｎ＝３；付勢された軸方向スイッチ
と組合せられた時計方向の回転：Ｎ＝４；および付勢さ
れた軸方向スイッチと組合せられた反時計方向の回転：
Ｎ＝５。
【００１７】エンコーダ20によって送られた数Ｎによ
り、出力制御回路25中のダウンカウンタＺＥ（図３参
照）はこの数に予め設定される。メッセージ伝送の過程
で、このカウンタの内容は、カウント（＝Ｚ）がゼロに
なるまでデクレメントされる。デクレメントは、出力端
子12の１から０レベルへの転移が出力制御回路25におい
て検出される都度発生する。したがって、出力端子12の
各電位は、しきい値段も含んでいるセンサ30を通る信号
として出力制御回路25に供給される。カウントがゼロで
ある場合、切替えトランジスタ26は出力端子12が低イン
ピーダンスを介して接地電位にプルされるようにオンに
切替えられる。エンコーダ20によって出力制御回路25に
１以上の数Ｎで示される新しいメッセージの開始は、ロ
ック期間ｄｔが終了した後に出力制御回路において切替
えトランジスタ26の遮断解除を開始する。
り、出力制御回路25中のダウンカウンタＺＥ（図３参
照）はこの数に予め設定される。メッセージ伝送の過程
で、このカウンタの内容は、カウント（＝Ｚ）がゼロに
なるまでデクレメントされる。デクレメントは、出力端
子12の１から０レベルへの転移が出力制御回路25におい
て検出される都度発生する。したがって、出力端子12の
各電位は、しきい値段も含んでいるセンサ30を通る信号
として出力制御回路25に供給される。カウントがゼロで
ある場合、切替えトランジスタ26は出力端子12が低イン
ピーダンスを介して接地電位にプルされるようにオンに
切替えられる。エンコーダ20によって出力制御回路25に
１以上の数Ｎで示される新しいメッセージの開始は、ロ
ック期間ｄｔが終了した後に出力制御回路において切替
えトランジスタ26の遮断解除を開始する。
【００１８】信号源15は、信号処理機能を実現する電子
機械的な素子および、または全電子回路であってもよい
ことが指摘されなければならない。このような変換器ま
たはセンサは、信号源が電子機械スイッチを必要とせ
ず、寿命および信頼性が通常制限された例えば電子近接
スイッチ、ホール効果装置、温度センサ等と適合させら
れてもよい。全電子信号源の場合、関連した電子装置は
また内部電圧段50を介して供給されることができる。特
に有効な適用は、このような送信機による例えばボリュ
ーム制御のための例えば電子機械的な回転またはスライ
ド電位差計との置換である。有効な適用はまた例えばダ
ッシュボードの調節素子が中央制御プロセッサと接続さ
れなければならない自動車である。
機械的な素子および、または全電子回路であってもよい
ことが指摘されなければならない。このような変換器ま
たはセンサは、信号源が電子機械スイッチを必要とせ
ず、寿命および信頼性が通常制限された例えば電子近接
スイッチ、ホール効果装置、温度センサ等と適合させら
れてもよい。全電子信号源の場合、関連した電子装置は
また内部電圧段50を介して供給されることができる。特
に有効な適用は、このような送信機による例えばボリュ
ーム制御のための例えば電子機械的な回転またはスライ
ド電位差計との置換である。有効な適用はまた例えばダ
ッシュボードの調節素子が中央制御プロセッサと接続さ
れなければならない自動車である。
【００１９】図１において、１レベルにプルアップする
ための回路手段は一端で単線式線路95に、他端で正の電
源ＶＤＤに接続された外部プルアップ抵抗90である。も
ちろん、この抵抗はまた送信機10またはプロセッサ60の
一部分であってもよい。いずれの場合でも、０レベルへ
のプルダウンは、各プルアップ抵抗の値より実質的に低
い抵抗を介して行われることが保証されなければならな
い。
ための回路手段は一端で単線式線路95に、他端で正の電
源ＶＤＤに接続された外部プルアップ抵抗90である。も
ちろん、この抵抗はまた送信機10またはプロセッサ60の
一部分であってもよい。いずれの場合でも、０レベルへ
のプルダウンは、各プルアップ抵抗の値より実質的に低
い抵抗を介して行われることが保証されなければならな
い。
【００２０】出力制御回路25によって制御されることが
好ましいトランジスタ91によるプルアップ抵抗の能働的
な制御もまた可能である。これは、通常の静止状態にお
いて単線式線路が０レベルであり−シャント電流がプル
アップ抵抗を通って流れないという付加的な利点を有す
る。
好ましいトランジスタ91によるプルアップ抵抗の能働的
な制御もまた可能である。これは、通常の静止状態にお
いて単線式線路が０レベルであり−シャント電流がプル
アップ抵抗を通って流れないという付加的な利点を有す
る。
【００２１】図２は、図１の回路装置の動作を示したタ
イミング図でいくつかの典型的な信号を示す。個々の波
形ａ乃至ｈは、時間シーケンスが明らかになるように同
じ時間スケールで上下に配列されている。
イミング図でいくつかの典型的な信号を示す。個々の波
形ａ乃至ｈは、時間シーケンスが明らかになるように同
じ時間スケールで上下に配列されている。
【００２２】ラインは、切替えトランジスタ26に対して
反転された駆動信号（／ｕ1 ）を示す。ラインａで示さ
れた波形が出力端子12によるものである場合、第１の電
圧レベル１は出力端子12の浮動状態であると考えられな
ければならない。メッセージＴは、出力端子12がエネー
ブルされた瞬間ｔ1 に始まり、出力端子12が接地電位０
にプルされる瞬間ｔ7 付近で終了する。メッセージＴは
例えば１ｍｓ継続するロック期間ｄｔによって後続され
る。
反転された駆動信号（／ｕ1 ）を示す。ラインａで示さ
れた波形が出力端子12によるものである場合、第１の電
圧レベル１は出力端子12の浮動状態であると考えられな
ければならない。メッセージＴは、出力端子12がエネー
ブルされた瞬間ｔ1 に始まり、出力端子12が接地電位０
にプルされる瞬間ｔ7 付近で終了する。メッセージＴは
例えば１ｍｓ継続するロック期間ｄｔによって後続され
る。
【００２３】ラインｂは、数Ｎ＝３がメッセージとして
送信された場合に単線式線路95の各電位状態ｕ2 を示
す。単線式線路95はプルアップ抵抗90によって１レベル
にプルされ、瞬間ｔ2 にこのレベルに達する。プロセッ
サ60において、１レベルは検出され、単線式線路95は瞬
間ｔ3 に出力段65によって０レベルにプルされ、０レベ
ルはほぼ瞬間ｔ4 に到達される。この瞬間ｔ4 から、１
から０への転移がまた送信機10において検出され、それ
によってダウンカウンタＺＥは１カウンタだけデクレメ
ントされる。瞬間ｔ5 にプロセッサポート68はエネーブ
ルにされ、それによりプルアップ抵抗90が再度１レベル
に単線式線路95をプルすることができる。これは瞬間ｔ
6 に到達される。したがって、メッセージＴ内には３つ
のパルスが送信される。制御およびタイミングは、もっ
ぱらプロセッサ60によって実行されることが再度指摘さ
れる。プロセッサ60は、ラインｈで示されているように
瞬間ｔ6'で１レベルの代わりに０レベルを検出すること
によってメッセージの終了を識別する。
送信された場合に単線式線路95の各電位状態ｕ2 を示
す。単線式線路95はプルアップ抵抗90によって１レベル
にプルされ、瞬間ｔ2 にこのレベルに達する。プロセッ
サ60において、１レベルは検出され、単線式線路95は瞬
間ｔ3 に出力段65によって０レベルにプルされ、０レベ
ルはほぼ瞬間ｔ4 に到達される。この瞬間ｔ4 から、１
から０への転移がまた送信機10において検出され、それ
によってダウンカウンタＺＥは１カウンタだけデクレメ
ントされる。瞬間ｔ5 にプロセッサポート68はエネーブ
ルにされ、それによりプルアップ抵抗90が再度１レベル
に単線式線路95をプルすることができる。これは瞬間ｔ
6 に到達される。したがって、メッセージＴ内には３つ
のパルスが送信される。制御およびタイミングは、もっ
ぱらプロセッサ60によって実行されることが再度指摘さ
れる。プロセッサ60は、ラインｈで示されているように
瞬間ｔ6'で１レベルの代わりに０レベルを検出すること
によってメッセージの終了を識別する。
【００２４】ラインｃは、ラインｂのものに類似してい
るが、ロック期間ｄｔにおいて単線式線路95がプロセッ
サ60のプッシュ・プル出力65によって１状態にプルされ
ることだけ異なっている単線式線路95の電位曲線ｕ2 を
示す。これは、送信機10中の比較器35により構成された
衝突検出回路によって検出される瞬間ｔＲにリセットパ
ルスＲを生成し、ロック期間ｄｔを終了させる。バス衝
突はプッシュ・プル段65が低インピーダンスを介して単
線式線路95をプルアップし、一方切替えトランジスタ26
が接地電位に単線式線路をプルダウンすることにより発
生させられる。正の電源ＶＤＤと接地端子13との間の短
絡は減結合抵抗27によって阻止される。減結合抵抗27の
両端の電圧差ｕｒを評価することによって、バス衝突が
検出され、ロック期間ｄｔが終了されることができる。
電圧差は比較器35によって測定される。バス衝突の場合
の電圧差ｕｒは、タイミング図のラインｅで示されてい
る。リセットパルスＲは、例えばタイミング発生器40に
よってメッセージの終りに設定された出力制御段25のフ
リップフロップをリセットすることができる。
るが、ロック期間ｄｔにおいて単線式線路95がプロセッ
サ60のプッシュ・プル出力65によって１状態にプルされ
ることだけ異なっている単線式線路95の電位曲線ｕ2 を
示す。これは、送信機10中の比較器35により構成された
衝突検出回路によって検出される瞬間ｔＲにリセットパ
ルスＲを生成し、ロック期間ｄｔを終了させる。バス衝
突はプッシュ・プル段65が低インピーダンスを介して単
線式線路95をプルアップし、一方切替えトランジスタ26
が接地電位に単線式線路をプルダウンすることにより発
生させられる。正の電源ＶＤＤと接地端子13との間の短
絡は減結合抵抗27によって阻止される。減結合抵抗27の
両端の電圧差ｕｒを評価することによって、バス衝突が
検出され、ロック期間ｄｔが終了されることができる。
電圧差は比較器35によって測定される。バス衝突の場合
の電圧差ｕｒは、タイミング図のラインｅで示されてい
る。リセットパルスＲは、例えばタイミング発生器40に
よってメッセージの終りに設定された出力制御段25のフ
リップフロップをリセットすることができる。
【００２５】タイミング図のラインｄは、出力段65に対
する駆動電圧ｕ3 を示す。プロセッサポート68の接地電
位へのプルダウンは最初に瞬間ｔ3 に発生し、瞬間ｔ5
で終了される。メッセージＴ内において、数がＮ＝３で
送信されるために、これはさらに２度発生する。
する駆動電圧ｕ3 を示す。プロセッサポート68の接地電
位へのプルダウンは最初に瞬間ｔ3 に発生し、瞬間ｔ5
で終了される。メッセージＴ内において、数がＮ＝３で
送信されるために、これはさらに２度発生する。
【００２６】ラインｅは、リセットパルスＲの存在時に
のみ０でない値を有する減結合抵抗27を通る電圧差ｕｒ
を示す。１レベルへのプルアップは瞬間ｔ3'に取消さ
れ、それによってバス衝突もまた取消される。最初の瞬
間ｔ8 において、送信機10は新しいメッセージを送信す
る意図をプロセッサ60に知らせることができる。
のみ０でない値を有する減結合抵抗27を通る電圧差ｕｒ
を示す。１レベルへのプルアップは瞬間ｔ3'に取消さ
れ、それによってバス衝突もまた取消される。最初の瞬
間ｔ8 において、送信機10は新しいメッセージを送信す
る意図をプロセッサ60に知らせることができる。
【００２７】ラインｆはデータ処理装置80におけるメッ
セージＴｐの期間および位置を示す。メッセージＴｐは
送信機10のメッセージＴ（ラインａ参照）に関して時間
的にシフトされる。これはプロセッサ60においてメッセ
ージの始めおよび終了がそれぞれ最初に瞬間ｔ2 および
ｔ6'で検出されることができるためである。これは、プ
ロセッサ60において強制された制御および質問のタイミ
ングと接続される。
セージＴｐの期間および位置を示す。メッセージＴｐは
送信機10のメッセージＴ（ラインａ参照）に関して時間
的にシフトされる。これはプロセッサ60においてメッセ
ージの始めおよび終了がそれぞれ最初に瞬間ｔ2 および
ｔ6'で検出されることができるためである。これは、プ
ロセッサ60において強制された制御および質問のタイミ
ングと接続される。
【００２８】ラインｇにおいて、リセットパルスＲによ
って短くされたメッセージＴおよびロック期間ｔｖが反
転された駆動信号（／ｕ1 ）によりラインａと比較で示
されている。新しいメッセージは瞬間ｔ1'にプロセッサ
にアナウンスされる。
って短くされたメッセージＴおよびロック期間ｔｖが反
転された駆動信号（／ｕ1 ）によりラインａと比較で示
されている。新しいメッセージは瞬間ｔ1'にプロセッサ
にアナウンスされる。
【００２９】ラインｈはセンサ回路70の出力ｕ4 を示
す。この信号はまたコード化された数Ｎとしてデータ処
理装置80に供給されるパルスを形成する。１パルスに対
する送信時間は30マイクロ秒程度であり、プロセッサの
クロック期間に依存する。この時間は通常例えば１ｍｓ
のロック期間の期間よりかなり短い。他方において、送
信は特に手動の動作により発生する緩慢な処理を送信す
るのに十分に速い。
す。この信号はまたコード化された数Ｎとしてデータ処
理装置80に供給されるパルスを形成する。１パルスに対
する送信時間は30マイクロ秒程度であり、プロセッサの
クロック期間に依存する。この時間は通常例えば１ｍｓ
のロック期間の期間よりかなり短い。他方において、送
信は特に手動の動作により発生する緩慢な処理を送信す
るのに十分に速い。
【００３０】図３は、ステップのシーケンスが送信機10
によって開始され、終了されるフローチャートである。
出力制御回路25は、供給された入力信号ｓｉからエンコ
ーダによって決定された数である数Ｎにエンコーダ20に
よってスタート位相において予め設定されているダウン
カウンタＺＥ（図１に示されていない）を含む。図３中
の想定上の時間軸は、同じ水平レベルで表されたブロッ
クがほぼ同じ時間に付勢されるように上部から下部に通
っている。図２において定められた時間は、図３におい
て各ブロックのそばに示されている。送信機10中のダウ
ンカウンタＺＥに対応するプロセッサ60中のアップカウ
ンタＺＰは処理装置80の一部分を形成し、一般にサブプ
ログラムとして構成される。図３のフローチャートは、
本質的に送信機およびプロセッサ中の動作の相互結合さ
れたシーケンスを示すように機能する。
によって開始され、終了されるフローチャートである。
出力制御回路25は、供給された入力信号ｓｉからエンコ
ーダによって決定された数である数Ｎにエンコーダ20に
よってスタート位相において予め設定されているダウン
カウンタＺＥ（図１に示されていない）を含む。図３中
の想定上の時間軸は、同じ水平レベルで表されたブロッ
クがほぼ同じ時間に付勢されるように上部から下部に通
っている。図２において定められた時間は、図３におい
て各ブロックのそばに示されている。送信機10中のダウ
ンカウンタＺＥに対応するプロセッサ60中のアップカウ
ンタＺＰは処理装置80の一部分を形成し、一般にサブプ
ログラムとして構成される。図３のフローチャートは、
本質的に送信機およびプロセッサ中の動作の相互結合さ
れたシーケンスを示すように機能する。
【００３１】瞬間ｔ1 のスタート100 （これがまだ発生
していない場合）に続いて、値ＮにダウンカウンタＺＥ
を予め設定される（ブロック102 参照）。次のステップ
104は出力端子12のエネーブルである。したがって、単
線式線路95は０レベルから１レベルに変化する。このレ
ベルは最初に瞬間ｔ2 においてプロセッサおよび送信機
10において検出される（それぞれブロック108 および10
6 ）。プロセッサにおいて、１レベルは、例えばプロセ
ッサ中のアップ変換器ＺＰを０に設定する（ブロック11
2 ）許容工程を開始する（ブロック110 ）。次のステッ
プ114 は、瞬間ｔ3 に開始される０レベルにプロセッサ
出力68をプルすることである。強制された１から０への
転移はほぼ瞬間ｔ4 においてプロセッサ（ブロック116
）および送信機（ブロック122 ）において検出され
る。結果として、プロセッサ中のカウンタのカウントＺ
は数“１”だけインクレメントされ（ブロック120 ）、
送信機のカウンタのカウントＺは数“１”だけデクレメ
ントされる（ブロック124 ）。次のステップ118 のよう
に、プロセッサ出力68の０レベルへのプルダウンは瞬間
ｔ5 において消去され、単線式線路95は回路手段90によ
って１レベルにプルアップされるか、或は出力端子12に
よって０レベルに保持される。送信機10における切替え
段26，27の論理状態はダウンカウンタＺＥのカウントと
結合され、したがってカウントが検査されることを必要
とする（ブロック126 ）。カウントが０より大きい場
合、切替え段26，27は阻止状態である（オフに切替えら
れた状態）。しかしながら、カウントＺが値０に達した
場合、切替え段26，27は直ぐに０レベルに切替えられる
（オンに切替えられる）（ブロック128 ）。１レベルま
たは高い優先度の０レベルは、測定の瞬間ｔ6 またはｔ
6'まで単線式線路によってそれぞれ許容される（ブロッ
ク130 ）。次のステップ132 において、プロセッサ60は
単線式線路95がどの電圧レベルを有しているかを決定す
る。プロセッサにおいて、各電圧レベルは結果的に次の
論理決定を生じさせる：１レベルにおいて、機能ブロッ
ク114 への復帰が発生し、０レベルにおいて送信された
数ＮのようなカウントＺの伝送が次のステップ134 とし
て発生する。このレベル検査の別の結果は、プロセッサ
においてメッセージの終了が瞬間ｔ6'から検出される
（ブロック136 ）ことである。したがって、リセットパ
ルスＲの開始はロック期間ｄｔ内において任意の時間ｔ
Ｒに可能である（ブロック138 ）。単線式線路上のリセ
ットパルスおよび０状態（ブロック128 参照）は結合し
てバス衝突を形成する（ブロック140 ）。バス衝突検出
回路35によって、電圧差ｕｒはロック期間ｄｔにおいて
監視される（ブロック142 ）。電圧差がない場合、全ロ
ック期間ｄｔは新しいスタートプロセス（ブロック146
）が瞬間ｔ1 から開始されることができる前に終了す
る（ブロック144 ）。しかしながら、電圧差ｕｒが０で
ない場合、ロック期間ｄｔは瞬間ｔ8 において終了さ
れ、新しいスタートプロセス（ブロック148 ）が瞬間ｔ
1'から開始されることができる。
していない場合）に続いて、値ＮにダウンカウンタＺＥ
を予め設定される（ブロック102 参照）。次のステップ
104は出力端子12のエネーブルである。したがって、単
線式線路95は０レベルから１レベルに変化する。このレ
ベルは最初に瞬間ｔ2 においてプロセッサおよび送信機
10において検出される（それぞれブロック108 および10
6 ）。プロセッサにおいて、１レベルは、例えばプロセ
ッサ中のアップ変換器ＺＰを０に設定する（ブロック11
2 ）許容工程を開始する（ブロック110 ）。次のステッ
プ114 は、瞬間ｔ3 に開始される０レベルにプロセッサ
出力68をプルすることである。強制された１から０への
転移はほぼ瞬間ｔ4 においてプロセッサ（ブロック116
）および送信機（ブロック122 ）において検出され
る。結果として、プロセッサ中のカウンタのカウントＺ
は数“１”だけインクレメントされ（ブロック120 ）、
送信機のカウンタのカウントＺは数“１”だけデクレメ
ントされる（ブロック124 ）。次のステップ118 のよう
に、プロセッサ出力68の０レベルへのプルダウンは瞬間
ｔ5 において消去され、単線式線路95は回路手段90によ
って１レベルにプルアップされるか、或は出力端子12に
よって０レベルに保持される。送信機10における切替え
段26，27の論理状態はダウンカウンタＺＥのカウントと
結合され、したがってカウントが検査されることを必要
とする（ブロック126 ）。カウントが０より大きい場
合、切替え段26，27は阻止状態である（オフに切替えら
れた状態）。しかしながら、カウントＺが値０に達した
場合、切替え段26，27は直ぐに０レベルに切替えられる
（オンに切替えられる）（ブロック128 ）。１レベルま
たは高い優先度の０レベルは、測定の瞬間ｔ6 またはｔ
6'まで単線式線路によってそれぞれ許容される（ブロッ
ク130 ）。次のステップ132 において、プロセッサ60は
単線式線路95がどの電圧レベルを有しているかを決定す
る。プロセッサにおいて、各電圧レベルは結果的に次の
論理決定を生じさせる：１レベルにおいて、機能ブロッ
ク114 への復帰が発生し、０レベルにおいて送信された
数ＮのようなカウントＺの伝送が次のステップ134 とし
て発生する。このレベル検査の別の結果は、プロセッサ
においてメッセージの終了が瞬間ｔ6'から検出される
（ブロック136 ）ことである。したがって、リセットパ
ルスＲの開始はロック期間ｄｔ内において任意の時間ｔ
Ｒに可能である（ブロック138 ）。単線式線路上のリセ
ットパルスおよび０状態（ブロック128 参照）は結合し
てバス衝突を形成する（ブロック140 ）。バス衝突検出
回路35によって、電圧差ｕｒはロック期間ｄｔにおいて
監視される（ブロック142 ）。電圧差がない場合、全ロ
ック期間ｄｔは新しいスタートプロセス（ブロック146
）が瞬間ｔ1 から開始されることができる前に終了す
る（ブロック144 ）。しかしながら、電圧差ｕｒが０で
ない場合、ロック期間ｄｔは瞬間ｔ8 において終了さ
れ、新しいスタートプロセス（ブロック148 ）が瞬間ｔ
1'から開始されることができる。
【図１】送信機および入出力ポートおよび単線式線路を
介して送信機に結合されるプロセッサの基本的なサブ回
路の１実施例のブロック図。
介して送信機に結合されるプロセッサの基本的なサブ回
路の１実施例のブロック図。
【図２】図１の回路装置のいくつかの信号を示したタイ
ミング図。
ミング図。
【図３】データメッセージの送信を示したフローチャー
ト。
ト。
フロントページの続き (56)参考文献 特開 昭57−118457（ＪＰ，Ａ) 特開 平１−136442（ＪＰ，Ａ) 特開 昭61−176230（ＪＰ，Ａ) 実開 昭58−152047（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 12/40 H04L 25/02 H04L 25/49
Claims (9)
- 【請求項１】 単線式線路によってプロセッサに送信機
を接続する方法において、 エンコーダによって、送信機は第１および第２の電圧レ
ベルによって単線式線路上をパルスシーケンスとして送
信される数をエンコーダに供給された入力信号から形成
し、 送信機は第２の電圧レベルに単線式線路を予め保持して
いた出力端子を第１の瞬間から遮断解除することによっ
てメッセージを送信する意図をプロセッサに示し、 エネーブルされた単線式線路は第１の電圧レベルに回路
手段によってプルされ、これはプロセッサにおいて第２
の瞬間から検出され、送信されたパルスの数が決定され
る許容ルーチンを開始し、 第２の瞬間に後続する第１の電圧レベルを有する期間
は、第４の瞬間に到達される第２の電圧レベルに単線式
線路をプルすることによって第３の瞬間にプロセッサに
よって終了され、それによって第１のパルスの送信は終
了され、 第５の瞬間から、プロセッサはプルダウンを終了して単
線式線路の遮断を解除し、これによって第６の瞬間まで
電圧レベルが：送信機の出力端子が依然としてエネーブ
ルされている場合、第１の電圧レベルとなり、或は、 要求された数のパルスが既に送信されているため、出力
端子のエネーブルされた状態が終了されている場合には
第２の電圧レベルとなり、 第６の瞬間からプロセッサは単線式線路上で第２または
第１の電圧レベルを検出し、データ処理装置においてメ
ッセージの終了または次のパルスとしてこの情報をそれ
ぞれ識別し、 送信機は出力端子が第２の電圧レベルに保持されるロッ
ク期間によってメッセージの終了および新しいメッセー
ジの始めを分離し、 ロック期間は、プルダウンの開始と単線式線路上の各電
圧レベルの検出との間にプロセッサにより要求される最
大時間と少なくとも同じ長さであることを特徴とする接
続方法。 - 【請求項２】ロック期間内でプロセッサが衝突検出回路
によって送信機において検出されるリセットパルスによ
ってバス衝突を発生した場合、ロック期間は送信機にお
いて終了されることを特徴とする請求項１記載の方法。 - 【請求項３】 信号源、プロセッサ、プロセッサの入出
力ポートに送信機の出力端子を接続する単線式線路、お
よび第１の電圧レベルに単線式線路をプルする回路手段
を含む送信機を具備している請求項１記載の方法を実行
する回路装置において、 信号源の出力信号はエンコーダによって出力制御回路に
与えられる数に変換され、 高インピーダンス状態に出力端子を切替えるか、或は低
インピーダンス路を介して第２の電圧レベルにそれを接
続する切替え段が出力制御回路および出力端子に接続さ
れ、 出力制御回路はまたタイマーに、またセンサおよび比較
器を介して出力端子に接続され、 プロセッサはデータ処理装置およびセンサ回路に結合さ
れた入出力制御装置を含み、高または低インピーダンス
状態にプロセッサポートを切替え、２つの電圧レベルの
少なくとも第２のものが低インピーダンス状態に設定可
能であることを特徴とする回路装置。 - 【請求項４】 第１の電圧レベルに単線式線路をプルす
る回路手段は入出力制御装置または出力制御回路によっ
て切替えられる能動スイッチング素子を含んでいること
を特徴とする請求項３記載の回路装置。 - 【請求項５】 出力制御回路に接続された切替え段は、
スイッチング装置と出力端子との間に減結合抵抗を含
み、 減結合抵抗の両端の電圧差は出力がバス衝突を示し、出
力制御段において新しいメッセージのアナウンスメント
をエネーブルするリセットを生じさせる比較器に供給さ
れることを特徴とする請求項３記載の回路装置。 - 【請求項６】 送信機中の信号源は、動作されたときに
時計方向または反対時計方向の回転信号をエンコーダに
供給するシンクロ装置であることを特徴とする請求項３
記載の回路装置。 - 【請求項７】 シンクロ装置はさらに各軸方向の位置を
示す信号をエンコーダに供給することを特徴とする請求
項６記載の回路装置。 - 【請求項８】 送信機は少なくとも部分的に半導体集積
回路として構成されていることを特徴とする請求項３記
載の回路装置。 - 【請求項９】 半導体集積回路は信号源として少なくと
も１つのモノリシック集積センサを含んでいることを特
徴とする請求項８記載の回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4230913A DE4230913C2 (de) | 1992-09-16 | 1992-09-16 | Verfahren und Schaltungsanordnung für ein serielles Bus-System mit einer Eindrahtverbindung |
| DE4230913:1 | 1992-09-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06197117A JPH06197117A (ja) | 1994-07-15 |
| JP3256352B2 true JP3256352B2 (ja) | 2002-02-12 |
Family
ID=6468046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23054593A Expired - Fee Related JP3256352B2 (ja) | 1992-09-16 | 1993-09-16 | 単線式線路を持つ直列バスシステム |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5412644A (ja) |
| EP (1) | EP0588274B1 (ja) |
| JP (1) | JP3256352B2 (ja) |
| KR (1) | KR940007655A (ja) |
| DE (2) | DE4230913C2 (ja) |
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| JP3705305B2 (ja) * | 1996-05-16 | 2005-10-12 | カシオ計算機株式会社 | 音声記憶再生装置 |
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1993
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