JP3063068B2 - 入力受信回路 - Google Patents
入力受信回路Info
- Publication number
- JP3063068B2 JP3063068B2 JP7018365A JP1836595A JP3063068B2 JP 3063068 B2 JP3063068 B2 JP 3063068B2 JP 7018365 A JP7018365 A JP 7018365A JP 1836595 A JP1836595 A JP 1836595A JP 3063068 B2 JP3063068 B2 JP 3063068B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- input
- photocoupler
- circuit
- Prior art date
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- Expired - Lifetime
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- Electronic Switches (AREA)
Description
【０００１】
【産業上の利用分野】本発明はディジタル制御装置など
の入力受信回路に関する。
の入力受信回路に関する。
【０００２】
【従来の技術】図３は従来の入力受信回路５で、フォト
カプラＰＣの入力端子３に外部接点２が接続され、フォ
トカプラＰＣの出力端子Ｄ０に直列に遅延タイマＴL が
接続されている。即ち、遅延タイマＴL によって、外部
接点２が閉じた時の入力端子３への入力信号と出力端子
４からの出力信号とは遅延されている。これは入力端子
３にサージやノイズなどの異常信号が入力されたとき、
不要な出力信号が出力されないようにするためのもので
ある。
カプラＰＣの入力端子３に外部接点２が接続され、フォ
トカプラＰＣの出力端子Ｄ０に直列に遅延タイマＴL が
接続されている。即ち、遅延タイマＴL によって、外部
接点２が閉じた時の入力端子３への入力信号と出力端子
４からの出力信号とは遅延されている。これは入力端子
３にサージやノイズなどの異常信号が入力されたとき、
不要な出力信号が出力されないようにするためのもので
ある。
【０００３】これを図４の動作タイムチャートを用いて
説明する。図４の（ａ）はサージやノイズなどの継続時
間Ｔｓの異常信号ＳＮが入力された場合で、遅延タイマ
ＴLのタイムアップ時間がＴｏ＞Ｔｓであって、出力信
号には出力されないことを示す。図４の（ｂ）は正常な
信号の場合であって、出力信号は遅延タイムアップ時間
Ｔｏだけ遅れて出力されることを示す。また、図４の
（ｃ）のように正常な信号に異常信号ＳＮが重畳するよ
うな場合で、異常信号ＳＮに対しては出力されないが正
常な信号に対してタイムアップ時間Ｔｏだけ遅れて出力
されることを示す。なお、図３において制限抵抗６はフ
ォトカプラＰＣに流れる電流を制限するためのものであ
る。
説明する。図４の（ａ）はサージやノイズなどの継続時
間Ｔｓの異常信号ＳＮが入力された場合で、遅延タイマ
ＴLのタイムアップ時間がＴｏ＞Ｔｓであって、出力信
号には出力されないことを示す。図４の（ｂ）は正常な
信号の場合であって、出力信号は遅延タイムアップ時間
Ｔｏだけ遅れて出力されることを示す。また、図４の
（ｃ）のように正常な信号に異常信号ＳＮが重畳するよ
うな場合で、異常信号ＳＮに対しては出力されないが正
常な信号に対してタイムアップ時間Ｔｏだけ遅れて出力
されることを示す。なお、図３において制限抵抗６はフ
ォトカプラＰＣに流れる電流を制限するためのものであ
る。
【０００４】
【発明が解決しようとする課題】上述のような入力受信
回路においては正常な入力信号が入力されても、入力信
号に対し、出力信号は遅延することになるので、高速処
理を要するディジタル制御装置等の入力受信回路に対し
ては適さないという欠点がある。そこで本発明はサージ
やノイズなどの異常信号を出力させることなく、正常な
入力信号に対し遅延させることなく信号出力する回路を
提供する。
回路においては正常な入力信号が入力されても、入力信
号に対し、出力信号は遅延することになるので、高速処
理を要するディジタル制御装置等の入力受信回路に対し
ては適さないという欠点がある。そこで本発明はサージ
やノイズなどの異常信号を出力させることなく、正常な
入力信号に対し遅延させることなく信号出力する回路を
提供する。
【０００５】
【課題を解決するための手段】第１のフォトカプラに、
コンデンサを直列に接続した第２のフォトカプラ回路を
並列に接続してなる回路に直列に制限抵抗を接続し、前
記第１のフォトカプラの出力端子をＩＮＨＩＢＩＴ素子
の入力ゲートに、前記第２のフォトカプラの出力端子を
前記ＩＮＨＩＢＩＴ素子の禁止ゲートに接続したことを
特徴とする。
コンデンサを直列に接続した第２のフォトカプラ回路を
並列に接続してなる回路に直列に制限抵抗を接続し、前
記第１のフォトカプラの出力端子をＩＮＨＩＢＩＴ素子
の入力ゲートに、前記第２のフォトカプラの出力端子を
前記ＩＮＨＩＢＩＴ素子の禁止ゲートに接続したことを
特徴とする。
【０００６】
【作用】サージやノイズなどの異常信号は時間的変化を
伴うので、このような入力信号では第２のフォトカプラ
と直列に接続されたコンデンサに充電電流が流れる。コ
ンデンサに充電電流が流れている期間中は、第２のフォ
トカプラが動作出力し、ＩＮＨＩＢＩＴ素子を出力禁止
状態とさせる。すなわち異常信号の入力はＩＮＨＩＢＩ
Ｔ素子によって阻止され出力端子４には出力されないこ
とになる。正常な入力信号の場合は信号の立上がりが急
峻であるため、充電電流は極く短時間しか流れなく、よ
って正常な入力信号に対してはＩＮＨＩＢＩＴ素子の禁
止状態が非常に短くなって、殆ど遅れることなく出力信
号が出力される。
伴うので、このような入力信号では第２のフォトカプラ
と直列に接続されたコンデンサに充電電流が流れる。コ
ンデンサに充電電流が流れている期間中は、第２のフォ
トカプラが動作出力し、ＩＮＨＩＢＩＴ素子を出力禁止
状態とさせる。すなわち異常信号の入力はＩＮＨＩＢＩ
Ｔ素子によって阻止され出力端子４には出力されないこ
とになる。正常な入力信号の場合は信号の立上がりが急
峻であるため、充電電流は極く短時間しか流れなく、よ
って正常な入力信号に対してはＩＮＨＩＢＩＴ素子の禁
止状態が非常に短くなって、殆ど遅れることなく出力信
号が出力される。
【０００７】
【実施例】図１は本発明の入力受信回路５で、フォトカ
プラＰＣ1 に、フォトカプラＰＣ2 にコンデンサＣを直
列に接続した回路１を並列に接続し、これに制限抵抗６
を直列に接続されている。フォトカプラＰＣ1 の出力Ｄ
１はＩＮＨＩＢＩＴ素子７の入力ゲートａに、回路１の
フォトカプラＰＣ2 の出力Ｄ２はＩＮＨＩＢＩＴ素子７
の禁止ゲートｂに接続されている。この構成により、サ
ージやノイズなどの異常信号入力は出力されず、正常な
入力に対し遅延することなく出力信号が得られるように
なる。このことを次に詳しく説明する。
プラＰＣ1 に、フォトカプラＰＣ2 にコンデンサＣを直
列に接続した回路１を並列に接続し、これに制限抵抗６
を直列に接続されている。フォトカプラＰＣ1 の出力Ｄ
１はＩＮＨＩＢＩＴ素子７の入力ゲートａに、回路１の
フォトカプラＰＣ2 の出力Ｄ２はＩＮＨＩＢＩＴ素子７
の禁止ゲートｂに接続されている。この構成により、サ
ージやノイズなどの異常信号入力は出力されず、正常な
入力に対し遅延することなく出力信号が得られるように
なる。このことを次に詳しく説明する。
【０００８】サージやノイズなどの異常信号は常に時間
的変化を伴うので、回路１のコンデンサＣには異常信号
の継続期間中充電電流が流れる。この充電電流は回路１
のフォトカプラＰＣ2 を動作させ、その出力Ｄ２をハイ
レベルにする。この出力Ｄ２はＩＮＨＩＢＩＴ素子７の
禁止ゲートｂに入力されているのでＩＮＨＩＢＩＴ素子
７はコンデンサＣに充電電流が流れている期間中、即ち
異常信号の継続期間中出力禁止状態となる。これによっ
て異常信号の継続期間中は出力端子４にはフォトカプラ
ＰＣ1 の出力Ｄ１の状態如何に拘らず信号出力はされな
いことになる。一方、外部接点２の動作による正常な入
力信号の場合は、入力信号の波形の立上がりが急峻であ
るため回路１のコンデンサＣへの充電電流は短時間に消
滅し、よってＩＮＨＩＢＩＴ素子７の出力禁止状態は短
時間に解除されフォトカプラＰＣ1 の出力Ｄ１がＩＮＨ
ＩＢＩＴ素子７の入力ゲートａを介して出力端子４に出
力されることになる。
的変化を伴うので、回路１のコンデンサＣには異常信号
の継続期間中充電電流が流れる。この充電電流は回路１
のフォトカプラＰＣ2 を動作させ、その出力Ｄ２をハイ
レベルにする。この出力Ｄ２はＩＮＨＩＢＩＴ素子７の
禁止ゲートｂに入力されているのでＩＮＨＩＢＩＴ素子
７はコンデンサＣに充電電流が流れている期間中、即ち
異常信号の継続期間中出力禁止状態となる。これによっ
て異常信号の継続期間中は出力端子４にはフォトカプラ
ＰＣ1 の出力Ｄ１の状態如何に拘らず信号出力はされな
いことになる。一方、外部接点２の動作による正常な入
力信号の場合は、入力信号の波形の立上がりが急峻であ
るため回路１のコンデンサＣへの充電電流は短時間に消
滅し、よってＩＮＨＩＢＩＴ素子７の出力禁止状態は短
時間に解除されフォトカプラＰＣ1 の出力Ｄ１がＩＮＨ
ＩＢＩＴ素子７の入力ゲートａを介して出力端子４に出
力されることになる。
【０００９】これを図２の動作タイムチャートで示す。
図２の（ａ）はサージやノイズなどの異常信号ＳＮが入
力された場合を示す。この場合、上述のように回路１の
コンデンサＣとフォトカプラＰＣ2 の動作によってＩＮ
ＨＩＢＩＴ素子７が出力禁止状態となって、出力端子４
に出力信号が出力されない事を示している。図２の
（ｂ）は正常な入力信号ＳＴが入力された場合を示す。
この場合、正常な入力信号ＳＴの立上がりは急峻であり
フォトカプラＰＣ2 の動作時間は短く、よって殆ど遅延
することなく出力信号ＳＴが出力される事を示す。図２
の（ｃ）は、正常な入力信号ＳＴに異常信号ＳＮが重畳
した場合を示す。この場合、異常信号ＳＮの継続時間Ｔ
ｓの間、フォトカプラＰＣ2 が動作し、ＩＮＨＩＢＩＴ
素子７が出力禁止状態となって、異常信号ＳＮが重畳し
ている期間中出力信号は出力されない。すなわち異常信
号ＳＮが重畳した場合に出力は出力禁止となるが、極く
短時間であるため、正常な入力信号ＳＴに対しては殆ど
影響することなく出力信号が得られる。以上のことから
明らかなように、本発明はサージやノイズなどの異常信
号に対しては出力信号を出力せず、正常な入力信号の場
合、入力信号に遅れることなく出力信号を出力できる入
力受信回路を提供することができる。
図２の（ａ）はサージやノイズなどの異常信号ＳＮが入
力された場合を示す。この場合、上述のように回路１の
コンデンサＣとフォトカプラＰＣ2 の動作によってＩＮ
ＨＩＢＩＴ素子７が出力禁止状態となって、出力端子４
に出力信号が出力されない事を示している。図２の
（ｂ）は正常な入力信号ＳＴが入力された場合を示す。
この場合、正常な入力信号ＳＴの立上がりは急峻であり
フォトカプラＰＣ2 の動作時間は短く、よって殆ど遅延
することなく出力信号ＳＴが出力される事を示す。図２
の（ｃ）は、正常な入力信号ＳＴに異常信号ＳＮが重畳
した場合を示す。この場合、異常信号ＳＮの継続時間Ｔ
ｓの間、フォトカプラＰＣ2 が動作し、ＩＮＨＩＢＩＴ
素子７が出力禁止状態となって、異常信号ＳＮが重畳し
ている期間中出力信号は出力されない。すなわち異常信
号ＳＮが重畳した場合に出力は出力禁止となるが、極く
短時間であるため、正常な入力信号ＳＴに対しては殆ど
影響することなく出力信号が得られる。以上のことから
明らかなように、本発明はサージやノイズなどの異常信
号に対しては出力信号を出力せず、正常な入力信号の場
合、入力信号に遅れることなく出力信号を出力できる入
力受信回路を提供することができる。
【００１０】
【発明の効果】このように本発明によれば、異常信号入
力に対して動作せず、正常な入力信号に対し遅れなく信
号出力が得られるようになり、高速処理を要するするデ
ィジタル制御装置などの入力受信回路として提供するこ
とができる。
力に対して動作せず、正常な入力信号に対し遅れなく信
号出力が得られるようになり、高速処理を要するするデ
ィジタル制御装置などの入力受信回路として提供するこ
とができる。
【図１】本発明の入力受信回路を示す図。
【図２】本発明の入力受信回路の動作タイムチャートを
示す図。
示す図。
【図３】従来の入力受信回路を示す図。
【図４】従来の入力受信回路の動作タイムチャート図を
示す図。
示す図。
ＰＣ1 、ＰＣ2 フォトカプラ Ｃ コンデンサ １ 回路 ３ 入力端子 ４ 出力端子 ５ 入力受信回路 ６ 制限抵抗 ７ ＩＮＨＩＢＩＴ素子
Claims (1)
- 【請求項１】 第１のフォトカプラに、コンデンサを直
列に接続した第２のフォトカプラ回路を並列に接続して
なる回路に直列に制限抵抗を接続し、前記第１のフォト
カプラの出力端子をＩＮＨＩＢＩＴ素子の入力ゲート
に、前記第２のフォトカプラの出力端子を前記ＩＮＨＩ
ＢＩＴ素子の禁止ゲートに接続したことを特徴とする入
力受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7018365A JP3063068B2 (ja) | 1995-01-11 | 1995-01-11 | 入力受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7018365A JP3063068B2 (ja) | 1995-01-11 | 1995-01-11 | 入力受信回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08191235A JPH08191235A (ja) | 1996-07-23 |
| JP3063068B2 true JP3063068B2 (ja) | 2000-07-12 |
Family
ID=11969681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7018365A Expired - Lifetime JP3063068B2 (ja) | 1995-01-11 | 1995-01-11 | 入力受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3063068B2 (ja) |
-
1995
- 1995-01-11 JP JP7018365A patent/JP3063068B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08191235A (ja) | 1996-07-23 |
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