SU1601755A1

SU1601755A1 - Регенератор цифрового сигнала

Info

Publication number: SU1601755A1
Application number: SU884626403A
Authority: SU
Inventors: Давид Акакиевич Сирбиладзе; Ромео Захарьевич Хомерики; Тамаз Дмитриевич Чорбачиди; Мераб Владимирович Атанелишвили
Original assignee: Тбилисский Государственный Университет
Priority date: 1988-12-26
Filing date: 1988-12-26
Publication date: 1990-10-23

Abstract

Изобретение относитс к электросв зи и может быть использовано в цифровых системах передачи. Целью изобретени вл етс повышение точности регенерации цифрового сигнала. Регенератор цифрового сигнала содержит блок 1 автоматической регулировки усилени , блок задержки 2, компаратор 3, блок 4 тактовой синхронизации, элемент И 5, формирователь 6 последовательности выходных импульсов, сумматор напр жени 7, первый и второй ключи 8 и 9. В регенераторе цифрового сигнала достигаетс уменьшение вли ни помех на процесс формировани пр моугольных импульсов компаратором 3 и восстановление их оптимального временного положени , что приводит к повышению точности регенерации. 2 ил.

Description

mus.i

Изобретение относитс к электросв зи и может быть использовано в цифровых системах передачи.

Целью изобретени вл етс повышение точности регенерации цифрового сигнала .

На фиг.1 представлена структурна электрическа схема регенератора цифрового сигнала; на фиг.2 - временные диаграммы сигналов, по сн ющие работу регенератора цифрового сигнала.

Регенератор цифрового сигнала содержит блок 1 автоматической регулировки усилени , блок 2 задержки, компаратор 3, блок 4 тактовой синхронизации, элемент И 5, формирователь 6 последовательности выходных импульсов, сумматор 7 напр жени и первый 8 и второй 9 ключи.

Блок 1 автоматической регулировки усилени содержит корректирующий усилитель 10 и формирователь 11 управл ющего

сигнала.

Сумматор 7 напр жени содержит первый 12 и второй 13 резисторы и первый 14 и второй 15 дополнительные резисторы.

Регенератор работает следующим образом .

Входные информационные импульсы цифрового сигнала после блока 1 автоматической регулировки усилени поступают на информационный вход компаратора 3. На пороговый его вход действует пороговое напр жение , которое до момента включени компаратора 3 сформировано первым 12 и вторым 13 резисторами и первым дополнительным резистором 14 (первый 12 и второй 13 резисторы подключены соответственно к шине стабилизированного напр жени (UCT) и общему проводу питани ).

Первый дополнительный резистор 14 принимает участие в формировании порогового напр жени , так как до включени компаратора 3 (до его срабатывани ) второй ключ 9 замкнут, в то врем как первый ключ 8 находитс в разомкнутом состо нии.

Первый 12 и второй 13 резисторы и первый дополнительный резистор 14 подобраны так. что при их совместном включении на пороговый вход компаратора 3 подают оптимальное пороговое напр жение (Unop.onr), равное половине амплитуды неискаженного информационного импульса (фиг.2а, на которой показан входной сигнал на информационном входе компаратора 3).

При нарастании уровн информационного импульса (входного сигнала) и достижени уровн оптимального порога (точка 16 на фиг.2а) произойдет включение компаратора 3 и на его выходе сформируетс передний фронт пр моугольного импульса

5 10 1

а

(фиг.2б). В этот момент второй ключ 9 разомкнетс под действием сигнала с выхода компаратора 3 и отключит первый дополнительный резистор 14 от шины стабилизиро- ванного напр жени . При этом уровень напр жени на пороговом входе компаратора 3 понижаетс до некоторого наперед заданного значени , например, до уровн Unop.2 (фиг.2а). Теперь дл выключени ком- 0 паратора 3 необходимо, чтобы уровень сигнала стал меньше уровн Unop.2, а это значит, что помеха, действующа в точке 16 (фиг.2а), значение которой меньше разностного напр жени (Unop.onr. - Unop.2) не смо- 5 жет обратно перебросить (выключить) компаратор 3 в этой точке (Unop.2 выбираетс с учетом величины уровн помехи в точке срабатывани ). Импульс с выхода компаратора 3 (фиг.2б) с некоторой задер- 0 жкой, определ емой блоком 2 задержки, подаетс на управл ющий вход первого ключа 8 и включает его. Теперь к выходу сумматора 7 напр жени подключаетс второй дополнительный резистор 15, который 25 подобран так, чтобы выключение компаратора 3 произошло точно в точке 17 (фиг.2а), т.е. в момент сравнени уменьшающегос по уровню входного импульса с оптимальным пороговым напр жением (Unop.oni. на 30 фиг,2а). В этот момент компаратор 3 отключаетс . При этом сформируетс задний фронт импульса (фиг.25) и в этот же момент

вновь включитс первый ключ 8 и подключит первый дополнительный резистор 14 к 35 выходу сумматора 7 напр жени , к которому уже подключен второй дополнительный резистор 15. Уровень порогового напр жени увеличитс (например, до уровн Unop.i на фиг.2а) и, значит, помеха в точке 16 40 (фиг.2а), уровень которой меньше разностного напр жени (Unop.i Unop.onr), не вызовет обратного - опрокидывание (включение) компаратора 3 в точке 17. Через некоторое врем , определ емое блоком 2 задержки, 45 исчезает импульс (фиг.2в) на управл ющем входе первого ключа 8, и он отключаетс . При этом второй дополнительный резистор 15 отключитс и на пороговый вход компаратора 3 вновь подаетс оптимальное поро- 50 говое напр жение Unop.onr. Врем задержки блока 2 задержки выбираетс с учетом уровн помех в точках переключени .

Сформированные пр моугольные импульсы с выхода компаратора 3 поступают 55 на вход блока 4 синхронизации и на второй вход элемента И 5, в котором происходит регистраци импульсов в оптимальные мо-. менты времени. Сигналы с выхода элемента И 5 через формирователь 6 передаютс в линию.

Claims

Формула изобретени

Регенератор цифрового сигнала, содержащий последовательно соединенные блок автоматической регулировки усилени , компаратор, блок тактовой синхронизации, элемент И и формирователь последовательности выходных импульсов, а также сумматор напр жени , выход которого подсоединен к пороговому входу компаратора, второй вход элемента И подключен к выходу компаратора , причем вход блока автоматической регулировки усилени и выход формировател

последовательности выходных импульсов вл ютс соответственно входом и выходом устройства, отличающийс тем, что, целью повышени точности регенерации, введены последовательно соединенные блок задержки и первый ключ, а также второй ключ, при этом управл ющий вход второго ключа и вход блока задержки подключены к выходу компаратора, а информационные входы первого и второго ключей подключены соответственно к первому и второму дополнительным входам сумматора напр жени .

а

б 8

7 .ffffffj 1.-/-.

/rOfl. ff/7f7j.

/7fi.f

ife.Z