JPH0129094B2 - - Google Patents
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- JPH0129094B2 JPH0129094B2 JP56171677A JP17167781A JPH0129094B2 JP H0129094 B2 JPH0129094 B2 JP H0129094B2 JP 56171677 A JP56171677 A JP 56171677A JP 17167781 A JP17167781 A JP 17167781A JP H0129094 B2 JPH0129094 B2 JP H0129094B2
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- JP
- Japan
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- circuit
- input
- output
- signal
- logic
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- 230000004044 response Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 8
- 230000007257 malfunction Effects 0.000 description 5
- 230000000644 propagated effect Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 230000001902 propagating effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/125—Discriminating pulses
- H03K5/1252—Suppression or limitation of noise or interference
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路の入力回路に関し、特
に入力回路の雑音余裕度の向上に関するものであ
る。
に入力回路の雑音余裕度の向上に関するものであ
る。
マイクロコンピユータなど２値論理信号（以下
ロジツク信号と呼ぶ）でデータ処理する半導体集
積回路では、入力回路にて入力されるアナログ電
位信号をあるしきい値を境にロジツク信号に変換
し、変換されたロジツク信号に基き、デイジタル
論理回路で処理が行われる。このロジツク信号変
換回路には雑音が含んだ信号に対して誤動作しに
くい特性が要求されている。従来、シユミツトト
リガ回路など入力電位に対応してしきい値を変化
させ、入力電圧と出力電圧の関係が入力電圧の変
化方向により異なるヒステリシス特性を持つ回路
が使用されている。しかしながら、コンデンサの
充放電などにもとづいて変化量が少なくかつ中間
電圧期間が長い入力信号に、静電誘導などで発生
する急峻な波形の信号が雑音として重畳する場合
があり、このような場合では、従来の電圧要素だ
けの入力回路ではこの雑音を完全に防止できなか
つた。
ロジツク信号と呼ぶ）でデータ処理する半導体集
積回路では、入力回路にて入力されるアナログ電
位信号をあるしきい値を境にロジツク信号に変換
し、変換されたロジツク信号に基き、デイジタル
論理回路で処理が行われる。このロジツク信号変
換回路には雑音が含んだ信号に対して誤動作しに
くい特性が要求されている。従来、シユミツトト
リガ回路など入力電位に対応してしきい値を変化
させ、入力電圧と出力電圧の関係が入力電圧の変
化方向により異なるヒステリシス特性を持つ回路
が使用されている。しかしながら、コンデンサの
充放電などにもとづいて変化量が少なくかつ中間
電圧期間が長い入力信号に、静電誘導などで発生
する急峻な波形の信号が雑音として重畳する場合
があり、このような場合では、従来の電圧要素だ
けの入力回路ではこの雑音を完全に防止できなか
つた。
本発明による入力回路は時間要素も加え雑音防
止を行うもので、急峻な波形の雑音がロジツク信
号に変換されデイジタル論理回路に伝搬すること
を防止することを目的にしている。
止を行うもので、急峻な波形の雑音がロジツク信
号に変換されデイジタル論理回路に伝搬すること
を防止することを目的にしている。
本発明による入力回路は、入力信号を受ける第
１の回路手段であつて、制御信号が第１の論理レ
ベルのときは第１のしきい値を前記入力信号に対
するしきい値とし前記制御信号が第２の論理レベ
ルのときは前記第１のしきい値と異なる第２のし
きい値を前記入力信号に対するしきい値とする第
１の回路手段と、前記第１の回路手段の出力に応
答して前記入力信号のレベルが前記第１の回路手
段のしきい値を所定時間以上越えているかどうか
を検出する第２の回路手段と、前記第２の回路手
段からの前記入力信号のレベルが前記しきい値を
所定時間以上越えていることを示す出力に応答し
て記憶内容が変化する第３の回路手段とを備え、
前記第３の回路手段の記憶内容を出力信号として
用いるとともに当該記憶内容を前記制御信号とし
て前記第１の回路手段に帰還していたことを特徴
とする。
１の回路手段であつて、制御信号が第１の論理レ
ベルのときは第１のしきい値を前記入力信号に対
するしきい値とし前記制御信号が第２の論理レベ
ルのときは前記第１のしきい値と異なる第２のし
きい値を前記入力信号に対するしきい値とする第
１の回路手段と、前記第１の回路手段の出力に応
答して前記入力信号のレベルが前記第１の回路手
段のしきい値を所定時間以上越えているかどうか
を検出する第２の回路手段と、前記第２の回路手
段からの前記入力信号のレベルが前記しきい値を
所定時間以上越えていることを示す出力に応答し
て記憶内容が変化する第３の回路手段とを備え、
前記第３の回路手段の記憶内容を出力信号として
用いるとともに当該記憶内容を前記制御信号とし
て前記第１の回路手段に帰還していたことを特徴
とする。
以下図面を参照し詳細に説明を行う。
第１図はヒステリシス特性の入力回路の入力電
圧と出力電圧の関係を示す特性線図で、入力電圧
が低電位であつた場合は出力が反転する必要な入
力電圧のしきい値は高電位側（VH）となり、入
力電圧が高電位であつた場合はしきい値は低電位
側（VL）となり、入力信号が低電位から高電位
となる場合の出力信号の変化（図中ａで示す線）
と、入力信号が高電位から低電位となる場合の出
力信号の変化（図中ｂで示す線）が一致しない入
出力特性を示す。
圧と出力電圧の関係を示す特性線図で、入力電圧
が低電位であつた場合は出力が反転する必要な入
力電圧のしきい値は高電位側（VH）となり、入
力電圧が高電位であつた場合はしきい値は低電位
側（VL）となり、入力信号が低電位から高電位
となる場合の出力信号の変化（図中ａで示す線）
と、入力信号が高電位から低電位となる場合の出
力信号の変化（図中ｂで示す線）が一致しない入
出力特性を示す。
このヒステリシス特性は、シユミツトトリガ回
路など入力回路自身の出力を正帰還させ、入力回
路のしきい値を変化させる回路により実現され、
半導体集積回路では種々のトランジスタ・抵抗な
どの接続方法が提案されている。
路など入力回路自身の出力を正帰還させ、入力回
路のしきい値を変化させる回路により実現され、
半導体集積回路では種々のトランジスタ・抵抗な
どの接続方法が提案されている。
特性線図からも明白な様に、現在の入力電圧か
ら出力が反転するしきい値までの電位差が常に大
であるため雑音余裕度がある電圧要素のみで動作
が決定されるため、静電誘導などにより電圧は十
分で時間が短い急峻な波形の雑音が入力された場
合は正常な動作はできない。
ら出力が反転するしきい値までの電位差が常に大
であるため雑音余裕度がある電圧要素のみで動作
が決定されるため、静電誘導などにより電圧は十
分で時間が短い急峻な波形の雑音が入力された場
合は正常な動作はできない。
第２図は従来の入力回路における誤動作を説明
するためのタイムチヤートで入力信号および出力
信号の電圧波形を示し、第１図の入出力特性に対
応するしきい値（VH、VL）で出力信号が変化す
る。入力信号が低電位を維持する時に雑音が誘導
された場合（T1）や高電位を維持する時に雑音
が誘導された場合（T3）では、ヒステリシス特
性のしきい値制御が有効となり出力信号は変化せ
ず、雑音信号は伝搬されない。入力信号がゆるや
かに低電位から高電位に変化している時に雑音が
誘導された場合（T2）や、高電位から低電位に
ゆるやかに変化している時に雑音が誘導された場
合（T4）では、所定のしきい値を越す電位が入
力され、ヒステリシス特性カーブを往復し雑音に
対応する信号が出力に伝搬する。入力回路以後の
デイジタル論理回路は正常な信号とみなし動作す
るため、集積回路装置全体の誤動作に波及する可
能性がある。
するためのタイムチヤートで入力信号および出力
信号の電圧波形を示し、第１図の入出力特性に対
応するしきい値（VH、VL）で出力信号が変化す
る。入力信号が低電位を維持する時に雑音が誘導
された場合（T1）や高電位を維持する時に雑音
が誘導された場合（T3）では、ヒステリシス特
性のしきい値制御が有効となり出力信号は変化せ
ず、雑音信号は伝搬されない。入力信号がゆるや
かに低電位から高電位に変化している時に雑音が
誘導された場合（T2）や、高電位から低電位に
ゆるやかに変化している時に雑音が誘導された場
合（T4）では、所定のしきい値を越す電位が入
力され、ヒステリシス特性カーブを往復し雑音に
対応する信号が出力に伝搬する。入力回路以後の
デイジタル論理回路は正常な信号とみなし動作す
るため、集積回路装置全体の誤動作に波及する可
能性がある。
本発明は、従来の入力回路の電圧要素のみによ
る雑音防止は効果を発揮しない場合がある事に鑑
みなされたもので、電圧要素に加え時間要素も判
別し、雑音成分を除去するものである。
る雑音防止は効果を発揮しない場合がある事に鑑
みなされたもので、電圧要素に加え時間要素も判
別し、雑音成分を除去するものである。
本発明による入力回路は、所定電位を所定時間
維持することにより有効な入力信号とみなすこと
を特徴としている。
維持することにより有効な入力信号とみなすこと
を特徴としている。
第３図は、本発明の一実施例の入力回路構成図
で、しきい値が制御可能なバツフア回路１、前記
バツフア回路出力を入力とする遅延回路２、前記
バツフア回路および遅延回路出力に基き、入力信
号の状態を判別し記憶する入力状態記憶回路３で
構成されている。バツフア回路１は入力状態記憶
回路３出力に基きしきい値が変化する回路で従来
の入力回路と同様なトランジスタ・抵抗の接続で
あり、従来回路ではしきい値制御の信号がバツフ
ア自身の出力であつたものが入力状態記憶回路３
出力となつている点が異なる。遅延回路２は複数
段の反転回路で構成され、入力されるバツフア回
路出力信号を所定の遅延時間を持つて出力する。
入力状態記憶回路３は、バツフア回路１出力およ
び所定時間以前のバツフア回路１出力信号である
遅延回路２出力が同じロジツク値である時有効な
入力信号があつたものを判別し、その状態を記憶
する。総合的な動作として説明するならばバツフ
ア回路入力信号が変化し所定のしきい値を越す電
位が所定時間保たれる時有効な入力信号があつた
として記憶する入力状態を変化させる。入力状態
記憶回路３出力は、入力回路からデイジタル論理
回路への信号となると同時に前記バツフア回路１
のしきい値制御のために帰還され、従来の入力回
路と同様なヒステリシス特性を実現する。
で、しきい値が制御可能なバツフア回路１、前記
バツフア回路出力を入力とする遅延回路２、前記
バツフア回路および遅延回路出力に基き、入力信
号の状態を判別し記憶する入力状態記憶回路３で
構成されている。バツフア回路１は入力状態記憶
回路３出力に基きしきい値が変化する回路で従来
の入力回路と同様なトランジスタ・抵抗の接続で
あり、従来回路ではしきい値制御の信号がバツフ
ア自身の出力であつたものが入力状態記憶回路３
出力となつている点が異なる。遅延回路２は複数
段の反転回路で構成され、入力されるバツフア回
路出力信号を所定の遅延時間を持つて出力する。
入力状態記憶回路３は、バツフア回路１出力およ
び所定時間以前のバツフア回路１出力信号である
遅延回路２出力が同じロジツク値である時有効な
入力信号があつたものを判別し、その状態を記憶
する。総合的な動作として説明するならばバツフ
ア回路入力信号が変化し所定のしきい値を越す電
位が所定時間保たれる時有効な入力信号があつた
として記憶する入力状態を変化させる。入力状態
記憶回路３出力は、入力回路からデイジタル論理
回路への信号となると同時に前記バツフア回路１
のしきい値制御のために帰還され、従来の入力回
路と同様なヒステリシス特性を実現する。
なお遅延回路はバツフア回路によりロジツク信
号に変換されているためアナログ的な回路でなく
ともシフトレジスタなどのデイジタル回路にても
実現可能である。
号に変換されているためアナログ的な回路でなく
ともシフトレジスタなどのデイジタル回路にても
実現可能である。
本発明の入力回路は電圧要素のみでは無く時間
要素も含んで雑音防止を行うため、従来回路では
除去不可能であつた急峻な誘導雑音に対しても効
果を発揮する。第４図は本発明の一実施例の入力
状態記憶回路の論理回路図で２個の反転回路I1，
I2、２個の論理積ゲートG1，G2およびセツトリ
セツトフリツプフロツプＦ／Ｆで構成され、バツ
フア回路よりの信号は第１の反転回路I1および第
１の論理積ゲートG1に入力され、遅延回路より
の信号は第２の反転回路I2および第１の論理積ゲ
ートG1に入力され、第１、第２の反転回路I1，I2
出力は第２の論理積ゲートG2に入力され、第１
の論理積ゲートG1出力はフリツプフロツプＦ／
Ｆのセツト入力に、第２の論理積ゲートG2出力
はフリツプ・フロツプＦ／Ｆのリセツト入力に接
続され、フリツプ・フロツプ出力が入力状態記憶
回路の出力となる。第５図は本発明の一実施例の
動作を説明するためのタイムチヤートで入力信
号、バツフア回路出力、遅延回路出力、出力信号
である入力状態記憶回路出力の電圧波形を示す。
入力信号が低電位でバツフア回路出力および遅延
回路出力が低電位に対応するロジツク値（論理値
０）である時、入力状態記憶回路の第１、第２の
反転回路、出力はいずれも論理値１となり、第１
の論理積ゲートG1出力は論理値０となり、第２
の論理積ゲートG2出力は論理値１となりフリツ
プフロツプＦ／Ｆがリセツトされ、入力状態とし
て論理値０が記憶され、その出力信号に基き、バ
ツフア回路は高電位側のしきい値（VH）で動作
する。ここでしきい値（VH）に満たない雑音成
分が重畳されても（T1時間）バツフア回路で阻
止され、雑音信号は伝搬されない。
要素も含んで雑音防止を行うため、従来回路では
除去不可能であつた急峻な誘導雑音に対しても効
果を発揮する。第４図は本発明の一実施例の入力
状態記憶回路の論理回路図で２個の反転回路I1，
I2、２個の論理積ゲートG1，G2およびセツトリ
セツトフリツプフロツプＦ／Ｆで構成され、バツ
フア回路よりの信号は第１の反転回路I1および第
１の論理積ゲートG1に入力され、遅延回路より
の信号は第２の反転回路I2および第１の論理積ゲ
ートG1に入力され、第１、第２の反転回路I1，I2
出力は第２の論理積ゲートG2に入力され、第１
の論理積ゲートG1出力はフリツプフロツプＦ／
Ｆのセツト入力に、第２の論理積ゲートG2出力
はフリツプ・フロツプＦ／Ｆのリセツト入力に接
続され、フリツプ・フロツプ出力が入力状態記憶
回路の出力となる。第５図は本発明の一実施例の
動作を説明するためのタイムチヤートで入力信
号、バツフア回路出力、遅延回路出力、出力信号
である入力状態記憶回路出力の電圧波形を示す。
入力信号が低電位でバツフア回路出力および遅延
回路出力が低電位に対応するロジツク値（論理値
０）である時、入力状態記憶回路の第１、第２の
反転回路、出力はいずれも論理値１となり、第１
の論理積ゲートG1出力は論理値０となり、第２
の論理積ゲートG2出力は論理値１となりフリツ
プフロツプＦ／Ｆがリセツトされ、入力状態とし
て論理値０が記憶され、その出力信号に基き、バ
ツフア回路は高電位側のしきい値（VH）で動作
する。ここでしきい値（VH）に満たない雑音成
分が重畳されても（T1時間）バツフア回路で阻
止され、雑音信号は伝搬されない。
次に従来の入力回路では雑音成分が除去不可能
であつた入力信号が低電位から高電位にゆるやか
に変化している時急峻な雑音成分が重畳された場
合（T2時間）、バツフア回路は高電位側のしきい
値（VH）で動作しており雑音成分は出力に伝搬
するが遅延回路出力は所定時間経過まで変化せ
ず、入力状態記憶回路の第１の反転回路出力は論
理値０となり、第１の論理積ゲートG1は遅延回
路よりの信号が論理値０であるため出力も論理値
０となり第２の論理積ゲートG2は第１の反転回
路よりの信号が論理値０であるため出力も論理値
０となり、フリツプフロツプＦ／Ｆはセツト／リ
セツトされない保持状態となり以前の入力状態の
記憶を保持し出力は変化しない。また、所定時間
経過後遅延回路出力が論理値１となつても入力信
号は高電位側のしきい値（VH）以下となつてい
るためバツフア回路出力は論理値０、入力状態記
憶回路の第２の反転回路出力は論理値０、第１、
第２の論理積ゲートG1，G2は入力信号が論理値
０であるため出力も論理値０となり、フリツプフ
ロツプＦ／Ｆは保持状態となり出力は変化しな
い。この様に遅延回路と入力状態記憶回路の動作
により所定時間に満たない雑音成分の伝搬は阻止
される。
であつた入力信号が低電位から高電位にゆるやか
に変化している時急峻な雑音成分が重畳された場
合（T2時間）、バツフア回路は高電位側のしきい
値（VH）で動作しており雑音成分は出力に伝搬
するが遅延回路出力は所定時間経過まで変化せ
ず、入力状態記憶回路の第１の反転回路出力は論
理値０となり、第１の論理積ゲートG1は遅延回
路よりの信号が論理値０であるため出力も論理値
０となり第２の論理積ゲートG2は第１の反転回
路よりの信号が論理値０であるため出力も論理値
０となり、フリツプフロツプＦ／Ｆはセツト／リ
セツトされない保持状態となり以前の入力状態の
記憶を保持し出力は変化しない。また、所定時間
経過後遅延回路出力が論理値１となつても入力信
号は高電位側のしきい値（VH）以下となつてい
るためバツフア回路出力は論理値０、入力状態記
憶回路の第２の反転回路出力は論理値０、第１、
第２の論理積ゲートG1，G2は入力信号が論理値
０であるため出力も論理値０となり、フリツプフ
ロツプＦ／Ｆは保持状態となり出力は変化しな
い。この様に遅延回路と入力状態記憶回路の動作
により所定時間に満たない雑音成分の伝搬は阻止
される。
次に入力信号が変化を続け高電位側のしきい値
を越す電圧を所定時間保持した時、バツフア回路
出力および遅延回路出力は高電位に対応するロジ
ツク値（論理値１）となり、入力状態記憶回路の
第１、第２の反転回路出力はいずれも論理値０と
なり、第１の論理積ゲートG1出力は論理値１、
第２の論理積ゲートG2出力は論理値０となりフ
リツプフロツプＦ／Ｆはセツトされ、入力状態と
して論理値１が記憶され、その出力信号に基きバ
ツフア回路は低電位側のしきい（VL）で動作す
る。ここでしきい値（VL）に満たない雑音成分
が重畳されても（T3時間）バツフア回路で阻止
され、雑音信号は伝搬されない。なお、入力信号
が高電位から低電位にゆるやかに変化している時
急峻な雑音成分が重畳された場合（T4時間）は、
前記低電位から高電位への変化している時での重
畳の場合（T2時間）と同様に遅延回路と入力状
態記憶回路の動作により所定時間に満たない雑音
成分の伝搬が阻止される。
を越す電圧を所定時間保持した時、バツフア回路
出力および遅延回路出力は高電位に対応するロジ
ツク値（論理値１）となり、入力状態記憶回路の
第１、第２の反転回路出力はいずれも論理値０と
なり、第１の論理積ゲートG1出力は論理値１、
第２の論理積ゲートG2出力は論理値０となりフ
リツプフロツプＦ／Ｆはセツトされ、入力状態と
して論理値１が記憶され、その出力信号に基きバ
ツフア回路は低電位側のしきい（VL）で動作す
る。ここでしきい値（VL）に満たない雑音成分
が重畳されても（T3時間）バツフア回路で阻止
され、雑音信号は伝搬されない。なお、入力信号
が高電位から低電位にゆるやかに変化している時
急峻な雑音成分が重畳された場合（T4時間）は、
前記低電位から高電位への変化している時での重
畳の場合（T2時間）と同様に遅延回路と入力状
態記憶回路の動作により所定時間に満たない雑音
成分の伝搬が阻止される。
以上述べたように本発明によれば入力信号の電
位とその保持時間を判別し、その状態を記憶する
回路の制御に基きバツフア回路のしきい値を変化
させることを特徴としており遅延回路における遅
延時間を有効な入力信号のパルス巾と雑音成分の
パルス巾に対応して決定することにより、急峻な
雑音にも電圧変化量の少ないがゆつくりした雑音
によつても誤動作しにくい半導体集積回路装置を
提供することができる。
位とその保持時間を判別し、その状態を記憶する
回路の制御に基きバツフア回路のしきい値を変化
させることを特徴としており遅延回路における遅
延時間を有効な入力信号のパルス巾と雑音成分の
パルス巾に対応して決定することにより、急峻な
雑音にも電圧変化量の少ないがゆつくりした雑音
によつても誤動作しにくい半導体集積回路装置を
提供することができる。
第１図ヒステリシス特性の入力回路の入力電圧
と出力電圧の関係を示す特性線図。第２図は従来
の入力回路における誤動作を説明するためのタイ
ムチヤートである。第３図は本発明一実施例の入
力回路構成図で、第４図は本発明の一実施例の入
力状態記憶回路の論理回路図であり、第５図は本
発明の一実施例の動作を説明するためのタイムチ
ヤートである。I1，I2は反転回路、G1，G2は論理
積ゲート、Ｆ／Ｆはセツトリセツトフリツプフロ
ツプを示す。
と出力電圧の関係を示す特性線図。第２図は従来
の入力回路における誤動作を説明するためのタイ
ムチヤートである。第３図は本発明一実施例の入
力回路構成図で、第４図は本発明の一実施例の入
力状態記憶回路の論理回路図であり、第５図は本
発明の一実施例の動作を説明するためのタイムチ
ヤートである。I1，I2は反転回路、G1，G2は論理
積ゲート、Ｆ／Ｆはセツトリセツトフリツプフロ
ツプを示す。
Claims (1)
- １ 入力信号を受ける第１の回路手段であつて、
制御信号が第１の論理レベルのときは第１のしき
い値を前記入力信号に対するしきい値とし前記制
御信号が第２の論理レベルのときは前記１のしき
い値と異なる第２のしきい値を前記入力信号に対
するしきい値とする第１の回路手段と、前記第１
の回路手段の出力に応答して前記入力信号のレベ
ルが前記１の回路手段のしきい値を所定時間以上
越えているかどうかを検出する第２の回路手段
と、前記第２の回路手段からの前記入力信号のレ
ベルが前記しきい値を所定時間以上越えているこ
とを示す出力に応答して記憶内容が変化する第３
の回路手段とを備え、前記第３の回路手段の記憶
内容を出力信号として用いるとともに当該記憶内
容を前記制御信号として前記第１の回路手段に帰
還したことを特徴とする入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56171677A JPS5873228A (ja) | 1981-10-27 | 1981-10-27 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56171677A JPS5873228A (ja) | 1981-10-27 | 1981-10-27 | 入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5873228A JPS5873228A (ja) | 1983-05-02 |
| JPH0129094B2 true JPH0129094B2 (ja) | 1989-06-07 |
Family
ID=15927645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56171677A Granted JPS5873228A (ja) | 1981-10-27 | 1981-10-27 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5873228A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61230514A (ja) * | 1985-04-05 | 1986-10-14 | Nec Ic Microcomput Syst Ltd | パルス除去回路 |
| JP4434597B2 (ja) | 2003-02-17 | 2010-03-17 | ヤマハ株式会社 | ノイズ除去回路 |
| TWI395125B (zh) | 2009-07-14 | 2013-05-01 | Sonix Technology Co Ltd | 電容式觸控感應電路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5150559A (ja) * | 1974-10-30 | 1976-05-04 | Hitachi Ltd |
-
1981
- 1981-10-27 JP JP56171677A patent/JPS5873228A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5150559A (ja) * | 1974-10-30 | 1976-05-04 | Hitachi Ltd |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5873228A (ja) | 1983-05-02 |
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