JPS5873228A - 入力回路 - Google Patents
入力回路Info
- Publication number
- JPS5873228A JPS5873228A JP56171677A JP17167781A JPS5873228A JP S5873228 A JPS5873228 A JP S5873228A JP 56171677 A JP56171677 A JP 56171677A JP 17167781 A JP17167781 A JP 17167781A JP S5873228 A JPS5873228 A JP S5873228A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input
- output
- signal
- threshold value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/125—Discriminating pulses
- H03K5/1252—Suppression or limitation of noise or interference
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路の入力回路に関し、４１に入力
回路の雑音余裕度の向上に関するものである。
回路の雑音余裕度の向上に関するものである。
マイクロコンビ、−夕など２値論理体号（以下ロジック
信号と呼ぶ）でテータ処理する半導体集積回路では、入
力回路にて入力されるアナログ電位信号をあるしきい値
を境にロジ、り１ｂ号に変換し、変換されたロジック信
号に基き、ティジタル論理回路で処理が行われる。この
ロジ、り侶号質換回路には雑音を含んだ信号に対して誤
動作しにくい特性が要求されている。従来、シュきット
トリガ回路など入力電位に対応してし無い値を変化させ
、入力電圧と出力電圧の関係が入力電圧の変化方向によ
り異なるヒステリシス特性ｆｒｊつ回路が使用されてい
たが、雑音にはコンデンサの光放電などの変化量が少な
く中間電圧時間が焚い佃゛号以外に静電ｖｊ番などの急
峻な波形の信号がめり、従来の電圧ｇ！素だけの入力回
路ではこの雑音を完全く防止できなかった。
信号と呼ぶ）でテータ処理する半導体集積回路では、入
力回路にて入力されるアナログ電位信号をあるしきい値
を境にロジ、り１ｂ号に変換し、変換されたロジック信
号に基き、ティジタル論理回路で処理が行われる。この
ロジ、り侶号質換回路には雑音を含んだ信号に対して誤
動作しにくい特性が要求されている。従来、シュきット
トリガ回路など入力電位に対応してし無い値を変化させ
、入力電圧と出力電圧の関係が入力電圧の変化方向によ
り異なるヒステリシス特性ｆｒｊつ回路が使用されてい
たが、雑音にはコンデンサの光放電などの変化量が少な
く中間電圧時間が焚い佃゛号以外に静電ｖｊ番などの急
峻な波形の信号がめり、従来の電圧ｇ！素だけの入力回
路ではこの雑音を完全く防止できなかった。
本発明による入力回路は時間Ｊｉｋ索も加え雑音防止を
行うもので、急峻な波形の雑音がロジック信号に変換さ
れディジタル論理回路に伝搬することを防止することを
目的にしている。
行うもので、急峻な波形の雑音がロジック信号に変換さ
れディジタル論理回路に伝搬することを防止することを
目的にしている。
本発８）３はしきい値を制御可能なバッファ回路と。
時間判別の友めの遅延回路および入力状ｍ配憶回路を慟
え、入力信号が所定の電位を所定時間以上保持する時、
雑音で無い有効信号としてみなし入力状ｍ配憶回路にそ
の入力状ｍｔ−記憶すると同時に記憶状態に対応してバ
、７ア回路のしきい値を変化させ、入力信号に対して時
間要素を含んだヒステリシス特性の出力信号が得られる
ことを特徴としている。
え、入力信号が所定の電位を所定時間以上保持する時、
雑音で無い有効信号としてみなし入力状ｍ配憶回路にそ
の入力状ｍｔ−記憶すると同時に記憶状態に対応してバ
、７ア回路のしきい値を変化させ、入力信号に対して時
間要素を含んだヒステリシス特性の出力信号が得られる
ことを特徴としている。
以下図面を参照し詳細な説明を行う。
ｍ１図はヒステリシス特性の入力回路の入力電圧と出力
電圧の関係を示す特性線図で、入力電圧が低電位でめっ
た場合は出力が反転する必要な入力電圧のしきい値は高
電位＠（ｖ菖）となハ入力電圧が高電位であった場合は
しきい値は低電位側（ＶＬ）となり、入力信号が低電位
から高電位となる場合の出力信号の変化（図中ａで示す
線）と。
電圧の関係を示す特性線図で、入力電圧が低電位でめっ
た場合は出力が反転する必要な入力電圧のしきい値は高
電位＠（ｖ菖）となハ入力電圧が高電位であった場合は
しきい値は低電位側（ＶＬ）となり、入力信号が低電位
から高電位となる場合の出力信号の変化（図中ａで示す
線）と。
入力信号が高電位から低電位となる場合の出力信号の変
化（図中すで示すＩＩｉりが一致しない入出力特性を示
す。
化（図中すで示すＩＩｉりが一致しない入出力特性を示
す。
コノヒステリシス特性は、シュイツトトリガ回路など入
力回路自身の出力を正＃還させ、入力回路のしきい値を
変化させる回路により笑祝され、半導体集積回路でＦｉ
極々のトランジスタ・抵抗などの接続方法が提案されて
いる。
力回路自身の出力を正＃還させ、入力回路のしきい値を
変化させる回路により笑祝され、半導体集積回路でＦｉ
極々のトランジスタ・抵抗などの接続方法が提案されて
いる。
％注線図からも明白な碌に、机在の入力電圧がら出力が
反転するしきい値までの電位差が常に大であるため雑音
余裕度がおるが電圧Ｊｊ！！素のみで動作が決定される
ため、静電誘導などにより電圧は十分で時間が短い急峻
な波形の雑音が入力された場合は正常な動作はできない
。
反転するしきい値までの電位差が常に大であるため雑音
余裕度がおるが電圧Ｊｊ！！素のみで動作が決定される
ため、静電誘導などにより電圧は十分で時間が短い急峻
な波形の雑音が入力された場合は正常な動作はできない
。
ｌ！２図は従来の入力回路における一動作を説明するた
めのタイムチャートで入力信号および出力信号の電圧鼓
形を示し、第１図の入出力特性に対応するしきい値（ｖ
Ｉｅ ＶＬ）で出力信号が変化する。入力信号が低電
位を維持する時にに音が誘導された場合（Ｔ、）や高電
位を維持する時に雑音が誘導された場合（Ｔｓ）では、
ヒステリシス特性のしきい値制御が有効とな多出力信号
は変化せず。
めのタイムチャートで入力信号および出力信号の電圧鼓
形を示し、第１図の入出力特性に対応するしきい値（ｖ
Ｉｅ ＶＬ）で出力信号が変化する。入力信号が低電
位を維持する時にに音が誘導された場合（Ｔ、）や高電
位を維持する時に雑音が誘導された場合（Ｔｓ）では、
ヒステリシス特性のしきい値制御が有効とな多出力信号
は変化せず。
雑音信号は伝搬されない、入力信号がゆるやかに低電位
から高電位に変化している時に雑音が誘導され念場合（
Ｔｍ）や、高電位から低電位にゆるやかＩ／ｃ変化して
いる時に雑音が誘導された場合（Ｔ４）では、Ｆｆｒ定
のしきい値を越す電位が入力され、ヒステリシス特性カ
ーブを往復し雑音に対応する信号が出力に伝搬する。入
力回路以後のディジタル陶理回路は正常な信号とみなし
動作するため、集積回路装置全体の誤動作に波及する可
能性がある。
から高電位に変化している時に雑音が誘導され念場合（
Ｔｍ）や、高電位から低電位にゆるやかＩ／ｃ変化して
いる時に雑音が誘導された場合（Ｔ４）では、Ｆｆｒ定
のしきい値を越す電位が入力され、ヒステリシス特性カ
ーブを往復し雑音に対応する信号が出力に伝搬する。入
力回路以後のディジタル陶理回路は正常な信号とみなし
動作するため、集積回路装置全体の誤動作に波及する可
能性がある。
本発明は、従来の入力回路の電圧要素のみによる雑音防
止は効果を発揮しない場合がある事に鑑みなされたもの
で、電圧要素に加え時間要素も判別し、雑音成分を除去
するものである。
止は効果を発揮しない場合がある事に鑑みなされたもの
で、電圧要素に加え時間要素も判別し、雑音成分を除去
するものである。
本発明による入力回路は、所定電位を所定時間維持する
ことにより有効な入力信号とみなすことを％徴としてい
る。
ことにより有効な入力信号とみなすことを％徴としてい
る。
第３図は、本発明の一実總例の入力回路構成図で、シ無
い値が制御可能なバッファ回路１１前記バッファ回路出
力を入力とする遅延回路２、前記バッファ回路および遅
延回路出力に基き、入力信号の状態を判別し記憶する入
力状態記憶回路３で構成されている。パ、ファ回路１は
入力状態記憶回路３出力に基きしきい値が変化する回路
で従来の入力回路と同様なトランジスタ・抵抗の接続で
お夛、従来回路ではしきい値制御の信号がバッファ自身
の出力でめったものが入力状態記憶回路３出力となって
いる点が異なる。遅延回路２は候数段の反転回路で構成
され、入力されるバッファ回路出刃信号を所定の遅延時
間を持って出力する。
い値が制御可能なバッファ回路１１前記バッファ回路出
力を入力とする遅延回路２、前記バッファ回路および遅
延回路出力に基き、入力信号の状態を判別し記憶する入
力状態記憶回路３で構成されている。パ、ファ回路１は
入力状態記憶回路３出力に基きしきい値が変化する回路
で従来の入力回路と同様なトランジスタ・抵抗の接続で
お夛、従来回路ではしきい値制御の信号がバッファ自身
の出力でめったものが入力状態記憶回路３出力となって
いる点が異なる。遅延回路２は候数段の反転回路で構成
され、入力されるバッファ回路出刃信号を所定の遅延時
間を持って出力する。
入力状態記憶回路３は、バ、７７回路１出力および所定
時間以前のバッファ回路１出力イｇ号である遅延回路２
出力が同じロジ、り値である時有効な入力信号があった
ものを判別し、その状態を記憶する。総合的な動作とし
て説明するならばバッフ丁回路入力信号が変化し所定の
しきい値を越す電位が所定時間保たれる時有効な入力信
号があったとして記憶する入力状態を変化させる。入力
状態記憶回路３出力は、入力回路からディジタル論理回
路への信号となると同時に前記バッファ回路１のしきい
値制御のために帰還され、従来の入力回路と同僚なヒス
テリシス特性を実現する。
時間以前のバッファ回路１出力イｇ号である遅延回路２
出力が同じロジ、り値である時有効な入力信号があった
ものを判別し、その状態を記憶する。総合的な動作とし
て説明するならばバッフ丁回路入力信号が変化し所定の
しきい値を越す電位が所定時間保たれる時有効な入力信
号があったとして記憶する入力状態を変化させる。入力
状態記憶回路３出力は、入力回路からディジタル論理回
路への信号となると同時に前記バッファ回路１のしきい
値制御のために帰還され、従来の入力回路と同僚なヒス
テリシス特性を実現する。
なお遅延回路はバ、７７回路にょ）ロジック信号に変換
されているためアナ四グ的な回路でなくともシフトレジ
スタなどのデ（ジタル回路にても実現可能である。
されているためアナ四グ的な回路でなくともシフトレジ
スタなどのデ（ジタル回路にても実現可能である。
本発明の入力回路は電圧要素のみでは無く時間！！素も
含んで雑音防止を行うため、従来回路では除去不可能で
あった急峻な誘導雑音に対しても効果を？ｉ＃ｈ偉する
。第４図跋本発明の一実施例の入力状態記憶回路の論理
回路図で２個の反転回路ｌＨＩ３．２個の論理積ゲート
Ｇ、、Ｇ、およびセ。
含んで雑音防止を行うため、従来回路では除去不可能で
あった急峻な誘導雑音に対しても効果を？ｉ＃ｈ偉する
。第４図跋本発明の一実施例の入力状態記憶回路の論理
回路図で２個の反転回路ｌＨＩ３．２個の論理積ゲート
Ｇ、、Ｇ、およびセ。
トリセットフリップフ′ｃ１＃プＦ／Ｆで構成され。
バッファ回路よプの信号は第１の反転回路１．および第
１の論理積ゲー）Ｇ、に入力され、遅延回路よシの信号
はａｌｌ！２の反転回路Ｉｔおよび第１の論理積ゲート
Ｇ、に入力され、纂１．第２の反転回路１．．１．出力
は＃１１！の論理積ゲート０歳に入力され、第１の論理
積ゲートＧ、出力は７り伊プ７ａｙブＦ／Ｐのセット入
力に、纂２の論理積ゲ、ト入力ｇ！ｃｗｋ絖され、クリ
ップ・７０ツブ出力、・入力状態記憶回路の出力となる
。第５図は本発明の一実施例の動作を説明するためのタ
イムチャートで入力信号、バッファ回路出力１Ｍ延回路
出力。
１の論理積ゲー）Ｇ、に入力され、遅延回路よシの信号
はａｌｌ！２の反転回路Ｉｔおよび第１の論理積ゲート
Ｇ、に入力され、纂１．第２の反転回路１．．１．出力
は＃１１！の論理積ゲート０歳に入力され、第１の論理
積ゲートＧ、出力は７り伊プ７ａｙブＦ／Ｐのセット入
力に、纂２の論理積ゲ、ト入力ｇ！ｃｗｋ絖され、クリ
ップ・７０ツブ出力、・入力状態記憶回路の出力となる
。第５図は本発明の一実施例の動作を説明するためのタ
イムチャートで入力信号、バッファ回路出力１Ｍ延回路
出力。
出力信号である入力状態記憶回路出力の電圧波形を示す
、入力信号が低電位でバ、ファ回路出力および遅延回路
出力が低電位に対応するロジック値（ｌｉｉ理値０）で
ある時、入力状態記憶回路の第１１第２の反転回路、出
力はいずれも論理値１となり。
、入力信号が低電位でバ、ファ回路出力および遅延回路
出力が低電位に対応するロジック値（ｌｉｉ理値０）で
ある時、入力状態記憶回路の第１１第２の反転回路、出
力はいずれも論理値１となり。
第１＋２）論理積ゲートＧｌ出力は論理値Ｏとな９゜第
２の論理積ゲートＧ、出力は醗理値ｌとなり７リヅプ７
０ツブＦ／Ｆがリセツトされ、入力状態として論理値Ｏ
が記憶され、その出力信号に着き。
２の論理積ゲートＧ、出力は醗理値ｌとなり７リヅプ７
０ツブＦ／Ｆがリセツトされ、入力状態として論理値Ｏ
が記憶され、その出力信号に着き。
バ、ツァ回路は高電位側のしきい値（Ｖｍ）で動作する
。ここでしきい値（Ｖ厘）に満たない雑音成分が重畳さ
れても（１１時間）バッファ回路で阻止され、雑音信号
は伝搬されない。
。ここでしきい値（Ｖ厘）に満たない雑音成分が重畳さ
れても（１１時間）バッファ回路で阻止され、雑音信号
は伝搬されない。
次に従来の入力回路では雑音成分が除去不可能でめった
。入力信号が低電位から高電位にゆるやかに変化してい
る時急峻な雑音成分が重畳され九場合（１３時間）、バ
ッファ回路は高電位側のしきい値（Ｖｍ）で動作してお
〕雑音成分は出力に伝搬するが遅延回路出力は所定時間
経過まで変化せず。
。入力信号が低電位から高電位にゆるやかに変化してい
る時急峻な雑音成分が重畳され九場合（１３時間）、バ
ッファ回路は高電位側のしきい値（Ｖｍ）で動作してお
〕雑音成分は出力に伝搬するが遅延回路出力は所定時間
経過まで変化せず。
入力状態記憶回路の第１の反転回路出力は論理値０とな
９．第１の論理積ゲートＧ１は遅蝙回路よりの信号が論
理値Ｏであるため出力奄論理値Ｏとな）第２の論理積ゲ
ートＧ、は第１の反転回路よりの信号が＃ｌｌ１ｌ値０
であるため出力も論理値ＯとなハフリップフロップＦ／
Ｆはセリト／リセ！トされなｉ保持状態となり以前の入
力状態の記憶を保持し出力は変化しない。また、所定時
間経過後遅延回路出力が論理値ｌとなりても入力信号は
高電位側のしきμ値（Ｖ翼）以下となりているためバｖ
７ア回路出力は論理値Ｏ１入力状態記憶回路の第２の反
転回路出力は論理値ｏｓｗｒｘｓ第２の論理積ゲー）Ｇ
ｌｓＧＩは入力信号が論理値Ｏである念め出力も論理値
０となハフリップフロップＦ／Ｆは保持状態とな）出力
は変化しない、この様に遅延回路と入力状態記憶回路の
動作によｐ！ｇｒ足時間に満たない雑音成分の伝搬は阻
止される。
９．第１の論理積ゲートＧ１は遅蝙回路よりの信号が論
理値Ｏであるため出力奄論理値Ｏとな）第２の論理積ゲ
ートＧ、は第１の反転回路よりの信号が＃ｌｌ１ｌ値０
であるため出力も論理値ＯとなハフリップフロップＦ／
Ｆはセリト／リセ！トされなｉ保持状態となり以前の入
力状態の記憶を保持し出力は変化しない。また、所定時
間経過後遅延回路出力が論理値ｌとなりても入力信号は
高電位側のしきμ値（Ｖ翼）以下となりているためバｖ
７ア回路出力は論理値Ｏ１入力状態記憶回路の第２の反
転回路出力は論理値ｏｓｗｒｘｓ第２の論理積ゲー）Ｇ
ｌｓＧＩは入力信号が論理値Ｏである念め出力も論理値
０となハフリップフロップＦ／Ｆは保持状態とな）出力
は変化しない、この様に遅延回路と入力状態記憶回路の
動作によｐ！ｇｒ足時間に満たない雑音成分の伝搬は阻
止される。
次に入力信号が変化を続は高電位側のしきい餉を越す電
圧を所定時間保持した時、バッファ回路出力および遅延
回路出力は高電位に対応するロジック値（ｉｉｉｉＪｉ
！［１）とな夛、入力状態記憶回路のｍｌ、第２の反転
回路出力はいずれも論理値０となり、第１の―理横ゲー
トＧ、出力はＩａ理値ｌ。
圧を所定時間保持した時、バッファ回路出力および遅延
回路出力は高電位に対応するロジック値（ｉｉｉｉＪｉ
！［１）とな夛、入力状態記憶回路のｍｌ、第２の反転
回路出力はいずれも論理値０となり、第１の―理横ゲー
トＧ、出力はＩａ理値ｌ。
第２の論理積ゲートＧ麿出力は論理値Ｏとなりフリ、ブ
７０ツブＦ／Ｆはセ、）され、入力状態としてｍ通値ｌ
が記憶され、その出力信号に基きバ、ファ回路は低亀位
翻のしきい（ｖｙ、）で動作する。
７０ツブＦ／Ｆはセ、）され、入力状態としてｍ通値ｌ
が記憶され、その出力信号に基きバ、ファ回路は低亀位
翻のしきい（ｖｙ、）で動作する。
ここでしきい値（ｖＬ）に満たない雑ｆａ分が１畳され
ても（Ｔｓ待時間バッファ回路で阻止され、趣１ｆＩ！
号は伝搬されない、１にお、入力信号が高電位から低電
位にゆるやかに変化している時急峻な雑音成分が重畳さ
れた場合（Ｔ４Ｎ間）は、前記低電位から高電位への変
化している時でのＮ萱の場合（Ｔ寓時間）と同様に遅延
回路と入力状態記憶回路、の動作によりｐ＊足待時間＃
４たなｉ雑音成分の伝搬が阻止される。
ても（Ｔｓ待時間バッファ回路で阻止され、趣１ｆＩ！
号は伝搬されない、１にお、入力信号が高電位から低電
位にゆるやかに変化している時急峻な雑音成分が重畳さ
れた場合（Ｔ４Ｎ間）は、前記低電位から高電位への変
化している時でのＮ萱の場合（Ｔ寓時間）と同様に遅延
回路と入力状態記憶回路、の動作によりｐ＊足待時間＃
４たなｉ雑音成分の伝搬が阻止される。
以上述べたように本発明によれば入力信号の電位とその
保持時間を判別し、その状態を記憶する回路の劃−に基
きバッフ丁回路のしきい値を変化させることを特徴とし
ておシ遅延回路における遅姑時間を有効な入力信号のパ
ルス巾と雑音成分のパルス巾に対応して決定することに
より、急峻な雑音にも電圧変化量の少ないがゆり〈〕シ
た雑音によっても誤動作しにくい半導体集積回路装置を
提供することができる。
保持時間を判別し、その状態を記憶する回路の劃−に基
きバッフ丁回路のしきい値を変化させることを特徴とし
ておシ遅延回路における遅姑時間を有効な入力信号のパ
ルス巾と雑音成分のパルス巾に対応して決定することに
より、急峻な雑音にも電圧変化量の少ないがゆり〈〕シ
た雑音によっても誤動作しにくい半導体集積回路装置を
提供することができる。
第１図ヒステリシス特性の入力回路の入力電圧と出力電
圧の関係を示す特性線図。 第２図は従来の入力回路における誤動作を説明するため
のタイムチャートである。第３図は本発明一実施例の入
力回路構成図で、第４図は本発明の一実施例の入力状態
記憶回路の論理回路図でめシ、第５図は本発明の一実施
例の動作上ｗ５Ｌ明するためのタイムチャートである＠
Ｉｔｅ１１は反転回路、Ｇ＠、Ｇ、は論理積ゲー）、、
Ｆ’／Ｆはセットリセットフリップ７０．ブを示す。
圧の関係を示す特性線図。 第２図は従来の入力回路における誤動作を説明するため
のタイムチャートである。第３図は本発明一実施例の入
力回路構成図で、第４図は本発明の一実施例の入力状態
記憶回路の論理回路図でめシ、第５図は本発明の一実施
例の動作上ｗ５Ｌ明するためのタイムチャートである＠
Ｉｔｅ１１は反転回路、Ｇ＠、Ｇ、は論理積ゲー）、、
Ｆ’／Ｆはセットリセットフリップ７０．ブを示す。
Claims (1)
- 【特許請求の範囲】 半導体集積回路で構成され、しきい値を制御可能なバッ
ファ回路と１１１１に２バ曽ツ丁回路出力を入力とする
遅延回路と、パラフチ回路出力および遅延回路出力を入
力とする入力状態記憶回路を備え。 バ、７７回路入力信号が変化し、シ色い値を越す電位が
所定時間保たれる時、入力状態記憶回路の記憶状態を変
化させ、前記入力状態記憶回路の出力により８９７７回
路のしきい値を制御し、入力信号に対して時間要素を含
んだヒステリシス特性の出力信号が前記入力状態記憶回
路の出力に得られることを特徴とする入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56171677A JPS5873228A (ja) | 1981-10-27 | 1981-10-27 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56171677A JPS5873228A (ja) | 1981-10-27 | 1981-10-27 | 入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5873228A true JPS5873228A (ja) | 1983-05-02 |
| JPH0129094B2 JPH0129094B2 (ja) | 1989-06-07 |
Family
ID=15927645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56171677A Granted JPS5873228A (ja) | 1981-10-27 | 1981-10-27 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5873228A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61230514A (ja) * | 1985-04-05 | 1986-10-14 | Nec Ic Microcomput Syst Ltd | パルス除去回路 |
| US6975158B2 (en) | 2003-02-17 | 2005-12-13 | Yamaha Corporation | Noise canceling circuit |
| US8330735B2 (en) | 2009-07-14 | 2012-12-11 | Sonix Technology Co., Ltd. | Capacitive touch circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5150559A (ja) * | 1974-10-30 | 1976-05-04 | Hitachi Ltd |
-
1981
- 1981-10-27 JP JP56171677A patent/JPS5873228A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5150559A (ja) * | 1974-10-30 | 1976-05-04 | Hitachi Ltd |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61230514A (ja) * | 1985-04-05 | 1986-10-14 | Nec Ic Microcomput Syst Ltd | パルス除去回路 |
| US6975158B2 (en) | 2003-02-17 | 2005-12-13 | Yamaha Corporation | Noise canceling circuit |
| US8330735B2 (en) | 2009-07-14 | 2012-12-11 | Sonix Technology Co., Ltd. | Capacitive touch circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0129094B2 (ja) | 1989-06-07 |
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