JPH02170616A - 論理集積回路 - Google Patents
論理集積回路Info
- Publication number
- JPH02170616A JPH02170616A JP63325240A JP32524088A JPH02170616A JP H02170616 A JPH02170616 A JP H02170616A JP 63325240 A JP63325240 A JP 63325240A JP 32524088 A JP32524088 A JP 32524088A JP H02170616 A JPH02170616 A JP H02170616A
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- Japan
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- circuit
- signal
- input
- output
- pulse noise
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- Pending
Links
- 239000000872 buffer Substances 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 7
- 230000003111 delayed effect Effects 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、論理集積回路に関し、特に入力信号がパルス
ノイズを含む場合、これによる誤動作を防止するための
機能を有するパルスノイズ除去回路に関する。
ノイズを含む場合、これによる誤動作を防止するための
機能を有するパルスノイズ除去回路に関する。
従来のこの種のパルスノイズ除去回路は、第４図に示す
ように直列接続されたバッファ１０〜１３からなる遅延
回路５′と、この遅延回路５の出力を一方の入力とし、
遅延回路５′への入力を他方の入力とするＡＮＤゲート
１４から構成されている。従来のパルスノイズ除去回路
の動作を第５図を参照して説明する。入力端９からの入
力信号ａに発生したスパイクノイズは、遅延回路５′に
よりスパイクノイズの信号の幅以上遅延された信号ｆと
なってＡＮＤ回路１４の一方の入力に供給され、他方の
入力には、入力信号ａが直接供給される。そのため、狭
い信号幅を持つスパイクノイズはＡＮＤ回路１４によっ
て除去され、その出力信号ｇには、ノイズは現われない
。
ように直列接続されたバッファ１０〜１３からなる遅延
回路５′と、この遅延回路５の出力を一方の入力とし、
遅延回路５′への入力を他方の入力とするＡＮＤゲート
１４から構成されている。従来のパルスノイズ除去回路
の動作を第５図を参照して説明する。入力端９からの入
力信号ａに発生したスパイクノイズは、遅延回路５′に
よりスパイクノイズの信号の幅以上遅延された信号ｆと
なってＡＮＤ回路１４の一方の入力に供給され、他方の
入力には、入力信号ａが直接供給される。そのため、狭
い信号幅を持つスパイクノイズはＡＮＤ回路１４によっ
て除去され、その出力信号ｇには、ノイズは現われない
。
上述した従来のパルスノイズ除去回路は、信号の幅がス
パイクノイズよりも広い通常の入力信号が供給さｈた場
合に、第６図に示すようにＡＮＤ回路１４に入力される
信号ａおよびｆが遅延関係にある。そのため、時刻ＴＩ
’の信号ａの立ち上かりに対応する時刻Ｔ２′の信号ｆ
の立ち上がりによりＡＮＤ回路１４の出力信号ｇは、
“Ｈ′ レベルを供給する。しかし、時刻Ｔ ｓ ’で
信号ａが低（“Ｌ’ ）レベルとなると信号ｆが高（“
Ｈ’ ）レベルであるにもかかわらず、出力信号ｇはＩ
Ｌ ＋ となり、本来の時刻Ｔ ＋ ’およびＴ ３
’間の信号幅をもつ入力信号ａが時刻Ｔ２′およびＴ
ｓ ’に対応する時間の信号幅に圧縮されて出力され
る欠点がある。
パイクノイズよりも広い通常の入力信号が供給さｈた場
合に、第６図に示すようにＡＮＤ回路１４に入力される
信号ａおよびｆが遅延関係にある。そのため、時刻ＴＩ
’の信号ａの立ち上かりに対応する時刻Ｔ２′の信号ｆ
の立ち上がりによりＡＮＤ回路１４の出力信号ｇは、
“Ｈ′ レベルを供給する。しかし、時刻Ｔ ｓ ’で
信号ａが低（“Ｌ’ ）レベルとなると信号ｆが高（“
Ｈ’ ）レベルであるにもかかわらず、出力信号ｇはＩ
Ｌ ＋ となり、本来の時刻Ｔ ＋ ’およびＴ ３
’間の信号幅をもつ入力信号ａが時刻Ｔ２′およびＴ
ｓ ’に対応する時間の信号幅に圧縮されて出力され
る欠点がある。
本発明の目的は、通常の信号の信号幅を変えることなく
、パルスノイズのみ除去できるパルスノイズ除去回路を
提供することにある。
、パルスノイズのみ除去できるパルスノイズ除去回路を
提供することにある。
本発明のパルスノイズ除去回路は、遅延回路と、前記遅
延回路の入力側及び出力側をそれぞれ入力とするＮＡＮ
ＤゲートとＯＲゲートと、前記ＮＡＮＤゲートおよびＯ
Ｒゲートの出力をそれぞれセットおよびリセット入力と
して構成されるＲ−Ｓラッチ回路とを有している。この
ようにすることにより入力信号幅を変えずにパルスノイ
ズのみ除去できる。
延回路の入力側及び出力側をそれぞれ入力とするＮＡＮ
ＤゲートとＯＲゲートと、前記ＮＡＮＤゲートおよびＯ
Ｒゲートの出力をそれぞれセットおよびリセット入力と
して構成されるＲ−Ｓラッチ回路とを有している。この
ようにすることにより入力信号幅を変えずにパルスノイ
ズのみ除去できる。
以下本発明について図面を参照して説明する。
第１図は本発明の一実施例のパルスノイズ除去回路であ
る。第１図においてバッファ１〜４は遅延回路５を構成
し、ＮＡＮＤ回路６は、遅延回路５の出力すと入力信号
９を入力とし、ＯＲ回路７も遅延回路５の出力すと入力
信号９を入力としている。また、Ｒ−８ラッチ回路８の
リセット入力側にはＯＲ回路７の出力信号ｄが供給され
、セット入力側にはＮＡＮＤ回路６の出力信号Ｃが供給
される。遅延回路５のバッファの個数は、パルスノイズ
の予期される信号幅を考慮し、パルスノイズが除去でき
る様に任意に決定すればよい。
る。第１図においてバッファ１〜４は遅延回路５を構成
し、ＮＡＮＤ回路６は、遅延回路５の出力すと入力信号
９を入力とし、ＯＲ回路７も遅延回路５の出力すと入力
信号９を入力としている。また、Ｒ−８ラッチ回路８の
リセット入力側にはＯＲ回路７の出力信号ｄが供給され
、セット入力側にはＮＡＮＤ回路６の出力信号Ｃが供給
される。遅延回路５のバッファの個数は、パルスノイズ
の予期される信号幅を考慮し、パルスノイズが除去でき
る様に任意に決定すればよい。
次に本実施例の動作を第２図を使って説明する。
入力端９に時刻Ｔ＋において、ｌ Ｌ ｌ→ｌ Ｈ１時
刻Ｔ、において、ｔ Ｈ１→“Ｌｏの通常の入力信号ａ
が供給されると、入力信号ａと遅延回路５の出力信号す
とは、バッファ１〜４によって所定の時間遅延された信
号すとなり、時刻Ｔ２でＬ′→゛Ｈ′、時刻Ｔ４で“Ｈ
′→ｌ Ｌ ｌ と変化する。
刻Ｔ、において、ｔ Ｈ１→“Ｌｏの通常の入力信号ａ
が供給されると、入力信号ａと遅延回路５の出力信号す
とは、バッファ１〜４によって所定の時間遅延された信
号すとなり、時刻Ｔ２でＬ′→゛Ｈ′、時刻Ｔ４で“Ｈ
′→ｌ Ｌ ｌ と変化する。
ＮＡＮＤゲート６の出力Ｃは、信号ａおよびｂの少なく
とも、どちらか一方が“Ｌｏ レベルである限り、“Ｈ
ｏを出する。そのため時刻Ｔ２およびＴ、に対応する時
刻のみＬ′ レベルが出力される。ＯＲゲート７の出力
ｄは信号ａおよびｂの少なくともどちらか一方が“Ｈ′
レベルである限り、ｌ Ｉ（＋ レベルを出力する。
とも、どちらか一方が“Ｌｏ レベルである限り、“Ｈ
ｏを出する。そのため時刻Ｔ２およびＴ、に対応する時
刻のみＬ′ レベルが出力される。ＯＲゲート７の出力
ｄは信号ａおよびｂの少なくともどちらか一方が“Ｈ′
レベルである限り、ｌ Ｉ（＋ レベルを出力する。
そのため、時刻Ｔ、およびＴ４に対応する時間、“Ｈ′
レベルが保持される。Ｒ−Ｓラッチ回路６は、信号の
立ち下がりでセット２ リセットされるため、Ｒ−８ラ
ッチ回路８からの出力ｅは時刻Ｔ２で遅延回路５の出力
すが立ち上がるのに対応して立ち下がるＮＡＮＤゲート
６の出力Ｃによってセットされて“Ｈ′ レベルを出力
する。同様に時刻Ｔ４で出力すの立ち下がりに対応して
立ち下がるＯＲゲート７の出力ｄによってリセットされ
てＬ′ レベルとなる。
レベルが保持される。Ｒ−Ｓラッチ回路６は、信号の
立ち下がりでセット２ リセットされるため、Ｒ−８ラ
ッチ回路８からの出力ｅは時刻Ｔ２で遅延回路５の出力
すが立ち上がるのに対応して立ち下がるＮＡＮＤゲート
６の出力Ｃによってセットされて“Ｈ′ レベルを出力
する。同様に時刻Ｔ４で出力すの立ち下がりに対応して
立ち下がるＯＲゲート７の出力ｄによってリセットされ
てＬ′ レベルとなる。
そのため出力ｅには、時刻Ｔ２およびＴ４に対応する時
間、入力信号ａと同一の信号幅をもつ信号が現われる。
間、入力信号ａと同一の信号幅をもつ信号が現われる。
次に信号幅の狭いパルスノイズが入力された場合を第３
図を参照して説明する。入力端９に遅延回路５の遅延時
間よりも短い幅のパルスノイズａが発生した時、時刻Ｔ
、の信号ａの立ち下がりに対応してＯＲゲート７の出力
ｄはＨ′ レベルとなり、Ｒ−Ｓラッチ回路８の出力ｅ
は“Ｈ′ レベルとなる。さらに時刻Ｔ６の信号ａの立
ち下がりに対応して、・ＯＲゲー）７の出力ｄは“Ｈ′
レベルとなり、出力ｅはＬ′ レベルを保持する。そ
の後、遅延回路５により遅延された信号すがＮＡＮＤゲ
ート６およびＯＲゲート７にそれぞれ供給されるが、こ
のときには、信号ａはｌ Ｌ ＋ レベルとなってい
るため、ＯＲゲート７の出力ｄは、遅延された信号すの
時刻Ｔ、の立ち上がり、時刻Ｔ、の立ち下がりに対応し
てＨ′およびＬ′ レベルをＲ−Ｓラッチ回路８に供給
する。また、この間、Ｒ−Ｓラッチ回路８のセット入力
には、 ｌ Ｈｌ レベルの信号Ｃが供給され続ける
。そのため、出力ｅには常にＬ′ レベルが供給される
こととなる。
図を参照して説明する。入力端９に遅延回路５の遅延時
間よりも短い幅のパルスノイズａが発生した時、時刻Ｔ
、の信号ａの立ち下がりに対応してＯＲゲート７の出力
ｄはＨ′ レベルとなり、Ｒ−Ｓラッチ回路８の出力ｅ
は“Ｈ′ レベルとなる。さらに時刻Ｔ６の信号ａの立
ち下がりに対応して、・ＯＲゲー）７の出力ｄは“Ｈ′
レベルとなり、出力ｅはＬ′ レベルを保持する。そ
の後、遅延回路５により遅延された信号すがＮＡＮＤゲ
ート６およびＯＲゲート７にそれぞれ供給されるが、こ
のときには、信号ａはｌ Ｌ ＋ レベルとなってい
るため、ＯＲゲート７の出力ｄは、遅延された信号すの
時刻Ｔ、の立ち上がり、時刻Ｔ、の立ち下がりに対応し
てＨ′およびＬ′ レベルをＲ−Ｓラッチ回路８に供給
する。また、この間、Ｒ−Ｓラッチ回路８のセット入力
には、 ｌ Ｈｌ レベルの信号Ｃが供給され続ける
。そのため、出力ｅには常にＬ′ レベルが供給される
こととなる。
以上説明したように本発明のパルスノイズ除去回路によ
れば通常の信号はその信号幅を変える事なく、パルスノ
イズのみ除去できる回路を供給できる効果がある。
れば通常の信号はその信号幅を変える事なく、パルスノ
イズのみ除去できる回路を供給できる効果がある。
第１図は、本発明の一実施例の回路図、第２図は、第１
図における通常信号入力時を示すタイミング図、第３図
は、第１図におけるパルスノイズ入力時を示すタイミン
グ図、第４図は従来の技術によるパルスノイズ除去回路
図、第５図は従来の技術によるパルスノイズ入力時を示
す信号の信号幅が変わる事を示すタイミング図、第６図
は、従来の技術による通常信号入力時を示すタイミング
図である。 １．２，３，４，１０，１１，１２，１３・・・・・・
バッファ、５，５′・・・・・・遅延回路、６・・・・
・・ＮＡＮＤ回路、７・・・・・・ＯＲ回路、８・・・
・・・Ｒ−Ｓラッチ、９・・・・・・入力端、１４・・
・・・・ＡＮＤ回路。 代理人 弁理士 内 原 晋 葬
図における通常信号入力時を示すタイミング図、第３図
は、第１図におけるパルスノイズ入力時を示すタイミン
グ図、第４図は従来の技術によるパルスノイズ除去回路
図、第５図は従来の技術によるパルスノイズ入力時を示
す信号の信号幅が変わる事を示すタイミング図、第６図
は、従来の技術による通常信号入力時を示すタイミング
図である。 １．２，３，４，１０，１１，１２，１３・・・・・・
バッファ、５，５′・・・・・・遅延回路、６・・・・
・・ＮＡＮＤ回路、７・・・・・・ＯＲ回路、８・・・
・・・Ｒ−Ｓラッチ、９・・・・・・入力端、１４・・
・・・・ＡＮＤ回路。 代理人 弁理士 内 原 晋 葬
Claims (1)
- 遅延回路と、前記遅延回路の入力及び出力をそれぞれ入
力とする第１および第２の論理回路と、前記第１の論理
回路の出力をセット入力、前記第２の論理回路の出力を
リセット入力とするラッチ回路とを有することを特徴と
するパルスノイズ除去回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63325240A JPH02170616A (ja) | 1988-12-22 | 1988-12-22 | 論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63325240A JPH02170616A (ja) | 1988-12-22 | 1988-12-22 | 論理集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02170616A true JPH02170616A (ja) | 1990-07-02 |
Family
ID=18174594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63325240A Pending JPH02170616A (ja) | 1988-12-22 | 1988-12-22 | 論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02170616A (ja) |
-
1988
- 1988-12-22 JP JP63325240A patent/JPH02170616A/ja active Pending
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