JP2690615B2 - 論理回路 - Google Patents
論理回路Info
- Publication number
- JP2690615B2 JP2690615B2 JP2279917A JP27991790A JP2690615B2 JP 2690615 B2 JP2690615 B2 JP 2690615B2 JP 2279917 A JP2279917 A JP 2279917A JP 27991790 A JP27991790 A JP 27991790A JP 2690615 B2 JP2690615 B2 JP 2690615B2
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- JP
- Japan
- Prior art keywords
- circuit
- input
- output
- terminal
- signal
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- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、論理回路に関し、特に発生するスパイクノ
イズを防止する回路を有する論理回路に関するものであ
る。
イズを防止する回路を有する論理回路に関するものであ
る。
従来の論理回路では、例えば、第３図に示すように、
第１の入力端子31と第２の入力端子32が２入力のAND回
路35の入力に接続され、２入力のAND回路５の出力が出
力端子36に接続されていた。第４図の信号波形図を用い
て動作を説明すると、入力端子31に入力信号が、入力端
子32に入力信号Ｄが印加され、２つの信号のレベルがT4
時間のずれをもって変化した場合、出力端子36にＴ時間
に相当するスパイクノイズが発生していた。
第１の入力端子31と第２の入力端子32が２入力のAND回
路35の入力に接続され、２入力のAND回路５の出力が出
力端子36に接続されていた。第４図の信号波形図を用い
て動作を説明すると、入力端子31に入力信号が、入力端
子32に入力信号Ｄが印加され、２つの信号のレベルがT4
時間のずれをもって変化した場合、出力端子36にＴ時間
に相当するスパイクノイズが発生していた。
従来の論理回路では、２入力のAND回路35は、入力端
子31と入力端子32に印加する信号のレベルが時間T4のず
れをもって変化した場合、出力端子にスパイクノイズが
発生する。このため、２入力のAND回路35の出力をＤフ
リップフロップのクロック信号、セット信号、リセット
信号に使用した場合、スパイクノイズによりＤフリップ
フロップが誤動作するという問題点があった。
子31と入力端子32に印加する信号のレベルが時間T4のず
れをもって変化した場合、出力端子にスパイクノイズが
発生する。このため、２入力のAND回路35の出力をＤフ
リップフロップのクロック信号、セット信号、リセット
信号に使用した場合、スパイクノイズによりＤフリップ
フロップが誤動作するという問題点があった。
本発明は上記欠点を解消し、スパイクノイズの発生せ
ず、他回路が誤動作しない論理回路を提供することにあ
る。
ず、他回路が誤動作しない論理回路を提供することにあ
る。
本発明の論理回路は、 第１及び第２の入力端子と、前記第１及び第２の入力
端子接続されたエクスクルーシブ・ノア回路と、このエ
クスクルーシブ・ノア回路接続され、設定された時間だ
け入力信号を遅延する遅延回路と、前記第１及び第２の
入力端子及び前記遅延回路からの信号を入力し、出力す
るアンド回路とを有し、 前記第１及び第２の入力端子に印加する信号のレベル
が、Ｔ時間のずれをもって変化した場合でも、遅延回路
にＴ時間よりも大きな遅延量を設定することにより、ス
パイクノイズを抑える。
端子接続されたエクスクルーシブ・ノア回路と、このエ
クスクルーシブ・ノア回路接続され、設定された時間だ
け入力信号を遅延する遅延回路と、前記第１及び第２の
入力端子及び前記遅延回路からの信号を入力し、出力す
るアンド回路とを有し、 前記第１及び第２の入力端子に印加する信号のレベル
が、Ｔ時間のずれをもって変化した場合でも、遅延回路
にＴ時間よりも大きな遅延量を設定することにより、ス
パイクノイズを抑える。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は、本発明の一実施例を示す回路図であり、第
２図は、本実施例の信号波形図である。
２図は、本実施例の信号波形図である。
この論理回路は、入力端子1,2と、XENOR（エクスクル
ーシブ・ノア）回路３と、遅延回路（遅延量T1）４と、
AND（アンド）回路５と、出力端子６とからなる。EXNOR
3は、入力が入力端子1,2と各々接続され、出力が遅延回
路４と接続されている。遅延回路４は、一端がEXNOR3の
出力と接続され、他端がAND回路５の入力に接続されて
いる。AND回路５は、入力が入力端子1,2及び遅延回路４
と接続され、出力が出力端子６と接続されている。
ーシブ・ノア）回路３と、遅延回路（遅延量T1）４と、
AND（アンド）回路５と、出力端子６とからなる。EXNOR
3は、入力が入力端子1,2と各々接続され、出力が遅延回
路４と接続されている。遅延回路４は、一端がEXNOR3の
出力と接続され、他端がAND回路５の入力に接続されて
いる。AND回路５は、入力が入力端子1,2及び遅延回路４
と接続され、出力が出力端子６と接続されている。
次に、本実施例の動作について、第２図を参照して説
明する。
明する。
入力端子１と入力端子２に印加される信号のレベル
が、時間T1のずれをもって変化する時に、遅延回路４の
遅延量T2をT2＞T1と設定する。入力端子１に入力される
入力信号Ａと入力端子２に印加される入力信号Ｂのレベ
ルが時間T1のずれをもって入力されるため、EXNOR3の出
力に、スパイクノイズが時間T1出力される。EXNOR3の出
力を遅延回路４を介してT2だけ遅延させた信号と、入力
端子１と入力端子２に印加した信号（入力信号A,B）をA
ND5に入力する。ここで、出力端子６から出力される出
力信号は、T2＞T1であるため入力端子１と入力端子２に
印加する信号のレベルが時間T1のずれをもって変化して
も、スパイクノイズは発生しない。一方、遅延回路４の
遅延量よりも、入力端子１と入力端子２に印加するレベ
ルのずれが大きい場合は、通常の２入力のAND回路とし
て動作する。
が、時間T1のずれをもって変化する時に、遅延回路４の
遅延量T2をT2＞T1と設定する。入力端子１に入力される
入力信号Ａと入力端子２に印加される入力信号Ｂのレベ
ルが時間T1のずれをもって入力されるため、EXNOR3の出
力に、スパイクノイズが時間T1出力される。EXNOR3の出
力を遅延回路４を介してT2だけ遅延させた信号と、入力
端子１と入力端子２に印加した信号（入力信号A,B）をA
ND5に入力する。ここで、出力端子６から出力される出
力信号は、T2＞T1であるため入力端子１と入力端子２に
印加する信号のレベルが時間T1のずれをもって変化して
も、スパイクノイズは発生しない。一方、遅延回路４の
遅延量よりも、入力端子１と入力端子２に印加するレベ
ルのずれが大きい場合は、通常の２入力のAND回路とし
て動作する。
以上説明したように本発明の論理回路は、第１の入力
端子がEXNORの第１の入力と３入力AND回路の第１の入力
に接続され、第２の入力端子がEXNORの第２の入力と３
入力ANDの第２の入力に接続され、EXNORの出力が遅延回
路を介して３入力ANDの第３の入力と接続され、３入力
のAND回路の出力が出力端子と接続されており、遅延回
路の遅延量を設定することにより、スパイクノイズを防
止できる。
端子がEXNORの第１の入力と３入力AND回路の第１の入力
に接続され、第２の入力端子がEXNORの第２の入力と３
入力ANDの第２の入力に接続され、EXNORの出力が遅延回
路を介して３入力ANDの第３の入力と接続され、３入力
のAND回路の出力が出力端子と接続されており、遅延回
路の遅延量を設定することにより、スパイクノイズを防
止できる。
以上説明したように本発明は、第１の入力端子と第２
の入力端子に印加する信号のレベルがT1時間のずれをも
って変化した場合でも、遅延回路にT1時間よりも大きな
遅延量Ｔを設定することにより、出力端子にスパイクノ
イズは発生しない。
の入力端子に印加する信号のレベルがT1時間のずれをも
って変化した場合でも、遅延回路にT1時間よりも大きな
遅延量Ｔを設定することにより、出力端子にスパイクノ
イズは発生しない。
このため、出力信号がＤフリップフロップのクロック
端子，接続端子，リセット端子に直接接続されても、Ｄ
フリップフロップが誤動作を起こさないという効果があ
る。
端子，接続端子，リセット端子に直接接続されても、Ｄ
フリップフロップが誤動作を起こさないという効果があ
る。
第１図は、本発明の一実施例を示す回路図、 第２図は、第１図に示した回路の信号波形図、 第３図は、従来の技術を示す回路図、 第４図は、第３図の信号波形図である。 1,2……入力端子 ３……EXNOR（エクスクルーシブ・ノア） ４……遅延回路 ５……AND（アンド） ６……出力端子
Claims (1)
- 【請求項１】第１及び第２の入力端子と、前記第１及び
第２の入力端子接続されたエクスクルーシブ・ノア回路
と、このエクスクルーシブ・ノア回路と接続され、設定
された時間だけ入力信号を遅延する遅延回路と、前記第
１及び第２の入力端子及び前記遅延回路からの信号を入
力し、出力するアンド回路とを有し、 前記第１及び第２の入力端子に印加する信号のレベル
が、Ｔ時間のずれをもって変化した場合でも、遅延回路
にＴ時間よりも大きな遅延量を設定することにより、ス
パイクノイズを抑える論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2279917A JP2690615B2 (ja) | 1990-10-18 | 1990-10-18 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2279917A JP2690615B2 (ja) | 1990-10-18 | 1990-10-18 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04154316A JPH04154316A (ja) | 1992-05-27 |
| JP2690615B2 true JP2690615B2 (ja) | 1997-12-10 |
Family
ID=17617713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2279917A Expired - Lifetime JP2690615B2 (ja) | 1990-10-18 | 1990-10-18 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2690615B2 (ja) |
-
1990
- 1990-10-18 JP JP2279917A patent/JP2690615B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04154316A (ja) | 1992-05-27 |
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