JPH041826A - 割込制御回路 - Google Patents
割込制御回路Info
- Publication number
- JPH041826A JPH041826A JP10342990A JP10342990A JPH041826A JP H041826 A JPH041826 A JP H041826A JP 10342990 A JP10342990 A JP 10342990A JP 10342990 A JP10342990 A JP 10342990A JP H041826 A JPH041826 A JP H041826A
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- flip
- flop
- control circuit
- flops
- Prior art date
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- Granted
Links
- 238000010586 diagram Methods 0.000 description 7
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明はＣＰＵデバイス等に割込信号を出力させる割込
制御回路に関し、特に複数の割込みが接近して出力され
る際の対策を施した割込制御回路に関する。
制御回路に関し、特に複数の割込みが接近して出力され
る際の対策を施した割込制御回路に関する。
一般に、ＣＰＵデバイスを用いるコンピュータ等の装置
では、ＣＰＵデバイスにおけるプログラム動作を一時的
に停止、変更させる割込みが必要とされ、この割込みを
行うために割込制御回路が設けられる。
では、ＣＰＵデバイスにおけるプログラム動作を一時的
に停止、変更させる割込みが必要とされ、この割込みを
行うために割込制御回路が設けられる。
第３図は従来のこの種の割込制御回路の一例の回路図で
ある。同図において、２１は第１の割込みを出力する第
１のＤ型フリップフロップ、２２は第２の割込みを出力
する第２のＤ型フリップフロップであり、これらＤ型フ
リップフロップ２１゜２２の出力はオーブンコレクタ２
３を介してＣＰＵデバイスの割込線２４にワイヤードオ
アで接続されている。また、前記各り型フリップフロッ
プ２１．２２にはＣＰＵデバイスから返される割込応答
信号２５がそれぞれのリセット端子に入力さる。
ある。同図において、２１は第１の割込みを出力する第
１のＤ型フリップフロップ、２２は第２の割込みを出力
する第２のＤ型フリップフロップであり、これらＤ型フ
リップフロップ２１゜２２の出力はオーブンコレクタ２
３を介してＣＰＵデバイスの割込線２４にワイヤードオ
アで接続されている。また、前記各り型フリップフロッ
プ２１．２２にはＣＰＵデバイスから返される割込応答
信号２５がそれぞれのリセット端子に入力さる。
［発明が解決しようとする課題〕
このように構成される従来の割込制御回路では、第４図
に各部の動作波形を示すように、特に２つの割込みが接
近して出力された際に問題が生しる。
に各部の動作波形を示すように、特に２つの割込みが接
近して出力された際に問題が生しる。
すなわち、−第１のＤ型フリップフロップ１から第４図
（ａ）に示すタイミングＴ、で第１の割込みが発生され
、これに非常に接近したタイミングＴ２で第２のＤ型フ
リップフロップ２から同図（ｂ）に示す第２の割込みが
発生したとする。
（ａ）に示すタイミングＴ、で第１の割込みが発生され
、これに非常に接近したタイミングＴ２で第２のＤ型フ
リップフロップ２から同図（ｂ）に示す第２の割込みが
発生したとする。
第１の割込みは割込線２４からＣＰＵデバイスに入力さ
れ、その応答としての割込応答信号２５が同図（ｄ）に
示すタイミングＴ４で返される。
れ、その応答としての割込応答信号２５が同図（ｄ）に
示すタイミングＴ４で返される。
そして、この割込応答信号２５は第１および第２のＤ型
フリップフロップ１．２のそれぞれに入力されるため、
これらのＤ型フリップフロップ１２は共にリセントされ
ることになり、この結果同図（Ｃ）に割込線２４の状態
を示すように、第１の割込みと第２の割込みが共に解除
されてしまう。
フリップフロップ１．２のそれぞれに入力されるため、
これらのＤ型フリップフロップ１２は共にリセントされ
ることになり、この結果同図（Ｃ）に割込線２４の状態
を示すように、第１の割込みと第２の割込みが共に解除
されてしまう。
これにより、第１の割込みの後で接近して発生した第２
の割込みが消されてしまうことになり、第２の割込みに
おけるＣＰＵデバイスの正常動作が不可能になるという
問題がある。
の割込みが消されてしまうことになり、第２の割込みに
おけるＣＰＵデバイスの正常動作が不可能になるという
問題がある。
本発明の目的は、第１の割込みに接近して出された第２
の割込みが消されることを防止して、第２の割込み動作
を正常に行うようにした割込制御回路を提供することに
ある。
の割込みが消されることを防止して、第２の割込み動作
を正常に行うようにした割込制御回路を提供することに
ある。
［課題を解決するための手段］
本発明の割込制御回路は、第１．第２の割込みを出力す
る各フリップフロップの出力に応じて反転動作されるゲ
ート回路と、このゲート回路の反転状態によって一方が
選択的に開かれる２つのゲートとを備えており、ＣＰＵ
デバイスから返される割込応答信号をこれら２つのゲー
トを介してそれぞれのフリップフロップに選択的に入力
させるように構成している。
る各フリップフロップの出力に応じて反転動作されるゲ
ート回路と、このゲート回路の反転状態によって一方が
選択的に開かれる２つのゲートとを備えており、ＣＰＵ
デバイスから返される割込応答信号をこれら２つのゲー
トを介してそれぞれのフリップフロップに選択的に入力
させるように構成している。
例えば、ゲート回路は、第１および第２のナンドゲート
をたすき掛け状に接続した構成とし、２つのゲートはそ
れぞれ一方の入力端に割込応答信号を入力させ、他方の
入力端に直接またはインバータを介して前記ゲート回路
の出力を入力させる第３および第４のナンドゲートで構
成する。
をたすき掛け状に接続した構成とし、２つのゲートはそ
れぞれ一方の入力端に割込応答信号を入力させ、他方の
入力端に直接またはインバータを介して前記ゲート回路
の出力を入力させる第３および第４のナンドゲートで構
成する。
本発明によれば、第１．第２の割込み出力に応じてゲー
ト回路が反転動作され、このゲート回路の反転状態に応
じて２つのゲートの一方が選択的に開かれるため、割込
応答信号を選択的にフリップフロップに入力させること
ができ、第１の割込みに対する割込応答信号によって第
２の割込みが消されることが防止される。
ト回路が反転動作され、このゲート回路の反転状態に応
じて２つのゲートの一方が選択的に開かれるため、割込
応答信号を選択的にフリップフロップに入力させること
ができ、第１の割込みに対する割込応答信号によって第
２の割込みが消されることが防止される。
［実施例〕
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例の回路図である。同図におい
て、１は第１の割込みを発生させる第１のＤ型フリップ
フロ・ノブ、２は第２の割込みを発生させる第２のＤ型
フリップフロップである。これらＤ型フリップフロップ
１．２の出力はそれぞれインバータ７．８を通した上で
オープンコレクタ９を介してＣＰＵデバイスにつながる
割込線１１にワイヤードオア接続されている。また、前
記各り型フリップフロップ１，２の出力はそれぞれ第１
のナンドゲート３と第２のナンドゲート４の一方の入力
端に入力している。これらのナンドゲート３，４は他方
の入力端を他方のナンドゲートの出力端に接続して所謂
たすき指状に接続されており、かつ第１のナンドゲート
３の他方の入力端を第３のナンドゲート５に接続してい
る。
て、１は第１の割込みを発生させる第１のＤ型フリップ
フロ・ノブ、２は第２の割込みを発生させる第２のＤ型
フリップフロップである。これらＤ型フリップフロップ
１．２の出力はそれぞれインバータ７．８を通した上で
オープンコレクタ９を介してＣＰＵデバイスにつながる
割込線１１にワイヤードオア接続されている。また、前
記各り型フリップフロップ１，２の出力はそれぞれ第１
のナンドゲート３と第２のナンドゲート４の一方の入力
端に入力している。これらのナンドゲート３，４は他方
の入力端を他方のナンドゲートの出力端に接続して所謂
たすき指状に接続されており、かつ第１のナンドゲート
３の他方の入力端を第３のナンドゲート５に接続してい
る。
第３のナンドゲート５と第４のナンドゲート６はそれぞ
れ一方の入力端に割込応答信号１２が入力され、各ナン
ドゲート５，６の出力はそれぞれ前記第１及び第２のＤ
型フリップフロップ１．２のりセント端子に入力される
。また、各ナンドゲ−）５．６の他方の入力端はインバ
ータ１０を介して相互に接続し、第３のナンドゲート５
の該他方の入力端に前記第１のナンドゲート３の他方の
入力端が接続されている。
れ一方の入力端に割込応答信号１２が入力され、各ナン
ドゲート５，６の出力はそれぞれ前記第１及び第２のＤ
型フリップフロップ１．２のりセント端子に入力される
。また、各ナンドゲ−）５．６の他方の入力端はインバ
ータ１０を介して相互に接続し、第３のナンドゲート５
の該他方の入力端に前記第１のナンドゲート３の他方の
入力端が接続されている。
第２図は第１図に示した割込制御回路の動作を示す各部
の動作波形図である。
の動作波形図である。
いま、第１のＤ型フリップフロップ１において、クロッ
ク信号Ｃ８によりタイミングＴ１にて第２図（ａ）に示
す第１の割込みが発生したものとする。この第１の割込
みはインバータ７およびオーブンコレクタ９を通して割
込線１１に出力され、ＣＰＵデバイスに対して同図（Ｃ
）に示す割り込みをかける。
ク信号Ｃ８によりタイミングＴ１にて第２図（ａ）に示
す第１の割込みが発生したものとする。この第１の割込
みはインバータ７およびオーブンコレクタ９を通して割
込線１１に出力され、ＣＰＵデバイスに対して同図（Ｃ
）に示す割り込みをかける。
一方、前記タイミングＴ１に非常に接近したタイミング
Ｔ２で、クロック信号Ｃ２により第２のＤ型フリップフ
ロップ２から同図（ｂ）に示す第２の割込みが発生した
とする。この第２の割込みもインバータ８およびオープ
ンコレクタ９を通して割込線１１に出力される。
Ｔ２で、クロック信号Ｃ２により第２のＤ型フリップフ
ロップ２から同図（ｂ）に示す第２の割込みが発生した
とする。この第２の割込みもインバータ８およびオープ
ンコレクタ９を通して割込線１１に出力される。
そして、ＣＰＵデバイスから第１の割込みに対する割込
応答信号１２が、同図＜ｆ）のようにタイミングＴ、で
返され、この割込応答信号１２は第３および第４のナン
ドゲート５，６の一方の入力端に入力される。このとき
、これらのナンドゲート５．６は、直前に出力された第
２の割込みによって状態が設定されている第１および第
２のナンドゲート３，４からの出力により、第３のナン
ドゲート５は同図（ｄ）のように開いているため、前記
割込応答信号１２はこの第３のナンドゲート５を通って
第１のＤ型フリップフロップ１のリセット端子に入力さ
れる。これにより、第１のＤ型フリップフロップ１から
の信号は同図（ａ）のようになり、第１の割込みに対し
て割込応答信号を返された状態となる。
応答信号１２が、同図＜ｆ）のようにタイミングＴ、で
返され、この割込応答信号１２は第３および第４のナン
ドゲート５，６の一方の入力端に入力される。このとき
、これらのナンドゲート５．６は、直前に出力された第
２の割込みによって状態が設定されている第１および第
２のナンドゲート３，４からの出力により、第３のナン
ドゲート５は同図（ｄ）のように開いているため、前記
割込応答信号１２はこの第３のナンドゲート５を通って
第１のＤ型フリップフロップ１のリセット端子に入力さ
れる。これにより、第１のＤ型フリップフロップ１から
の信号は同図（ａ）のようになり、第１の割込みに対し
て割込応答信号を返された状態となる。
続いて、第２の割込みに対して同図（ｆ）のようにタイ
ミングＴ４で割込応答信号１２が返される。このとき、
前記第１の割込みが解除されたことで第１および第２の
ナンドゲート３．４の状態が反転されているため、今度
は第３および第４のナンドゲート５．６のうち第４のナ
ンドゲート６が同図Ｃｅ’）のように開いた状態にある
。このため、割込応答信号１２は第２のＤ型フリップフ
ロップ２のリセット端子に入力され、第２の割込２に対
して割込応答信号を返し、第２のＤ型フリップフロップ
２からの信号は同図（ｂ）のようになる。
ミングＴ４で割込応答信号１２が返される。このとき、
前記第１の割込みが解除されたことで第１および第２の
ナンドゲート３．４の状態が反転されているため、今度
は第３および第４のナンドゲート５．６のうち第４のナ
ンドゲート６が同図Ｃｅ’）のように開いた状態にある
。このため、割込応答信号１２は第２のＤ型フリップフ
ロップ２のリセット端子に入力され、第２の割込２に対
して割込応答信号を返し、第２のＤ型フリップフロップ
２からの信号は同図（ｂ）のようになる。
以上説明したように本発明は、第１．第２のフリップフ
ロップの出力に応じてゲート回路を反転動作させ、かつ
このゲート回路の反転状態によって２つのゲートの一方
を選択的に開いて割込応答信号を前記フリップフロップ
に選択的に入力させるので、第１および第２の割込みが
接近された状態で出された場合でも、ＣＰＵデバイスか
らの割込応答信号を各フリップフロップに順序的に返す
ことが可能となり、後から出された第２の割込が消され
ることを防止する効果が得られる。
ロップの出力に応じてゲート回路を反転動作させ、かつ
このゲート回路の反転状態によって２つのゲートの一方
を選択的に開いて割込応答信号を前記フリップフロップ
に選択的に入力させるので、第１および第２の割込みが
接近された状態で出された場合でも、ＣＰＵデバイスか
らの割込応答信号を各フリップフロップに順序的に返す
ことが可能となり、後から出された第２の割込が消され
ることを防止する効果が得られる。
第１図は本発明の割込制御回路の一実施例の回路図、第
２図は第１図の回路の各部の信号波形図、第３図は従来
の割込制御回路の一例の回路図、第４図は第３図の回路
の各部の信号波形図である。 １・・・第１のＤ型フリップフロップ、２・・・第２の
Ｄ型フリップフロップ、３・・・第１のナンドゲート、
４・・・第２のナンドゲート、５・・・第３のナンドゲ
ート、６・・・第４のナンドゲート、７，８・・・イン
バータ、９・・・オーブンコレクタ、１０・・・インバ
ータ、１１・・・割込線、１２・・・割込応答信号、２
１・・・第１のＤ型フリップフロップ、２２・・・第２
のＤ型フリップフロップ、２３・・・オープンコレクタ
、２４・・・割込線、２５・・・割込応答信号。 第２ 図
２図は第１図の回路の各部の信号波形図、第３図は従来
の割込制御回路の一例の回路図、第４図は第３図の回路
の各部の信号波形図である。 １・・・第１のＤ型フリップフロップ、２・・・第２の
Ｄ型フリップフロップ、３・・・第１のナンドゲート、
４・・・第２のナンドゲート、５・・・第３のナンドゲ
ート、６・・・第４のナンドゲート、７，８・・・イン
バータ、９・・・オーブンコレクタ、１０・・・インバ
ータ、１１・・・割込線、１２・・・割込応答信号、２
１・・・第１のＤ型フリップフロップ、２２・・・第２
のＤ型フリップフロップ、２３・・・オープンコレクタ
、２４・・・割込線、２５・・・割込応答信号。 第２ 図
Claims (1)
- 【特許請求の範囲】 １、第１の割込みを発生させる第１のフリップフロップ
と、第２の割込みを発生させる第２のフリップフロップ
とを備え、これらフリップフロップの出力をワイヤード
オアでＣＰＵデバイスの割込線に接続してなる割込制御
回路において、前記各フリップフロップの出力に応じて
反転動作されるゲート回路と、このゲート回路の反転状
態によって一方が選択的に開かれる２つのゲートとを備
え、前記ＣＰＵデバイスから返される割込応答信号をこ
れら２つのゲートを介してそれぞれ第１および第２のフ
リップフロップに選択的に入力させるように構成したこ
とを特徴とする割込制御回路。 ２、前記ゲート回路は、第１および第２のナンドゲート
をたすき掛け状に接続した構成とし、前記２つのゲート
はそれぞれ一方の入力端に割込応答信号を入力させ、他
方の入力端に直接またはインバータを介して前記ゲート
回路の出力を入力させた第３および第４のナンドゲート
で構成してなる特許請求の範囲第１項記載の割込制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2103429A JP2614931B2 (ja) | 1990-04-19 | 1990-04-19 | 割込制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2103429A JP2614931B2 (ja) | 1990-04-19 | 1990-04-19 | 割込制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH041826A true JPH041826A (ja) | 1992-01-07 |
| JP2614931B2 JP2614931B2 (ja) | 1997-05-28 |
Family
ID=14353796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2103429A Expired - Lifetime JP2614931B2 (ja) | 1990-04-19 | 1990-04-19 | 割込制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2614931B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53131731A (en) * | 1977-04-22 | 1978-11-16 | Hitachi Ltd | Interruption circuit for computer |
-
1990
- 1990-04-19 JP JP2103429A patent/JP2614931B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53131731A (en) * | 1977-04-22 | 1978-11-16 | Hitachi Ltd | Interruption circuit for computer |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2614931B2 (ja) | 1997-05-28 |
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