JPH1173371A - レジスタのプロテクト回路 - Google Patents
レジスタのプロテクト回路Info
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Abstract
(57)【要約】
【課題】 マイコンなどにおけるプログラムの暴走時に
レジスタの値が変化しないように確実に保護することが
できるレジスタのプロテクト回路を提供する。 【解決手段】 マイコンにおけるデータバス１上のデー
タが所定間隔で書き込まれる第１及び第２レジスタ２，
３と、その所定間隔に対応する時間が動作開始からオー
バーフローするまでの時間として設定されたタイマ１２
と、第１レジスタ２へのデータ書き込み後、タイマ１２
がオーバーフローする前に第２レジスタ３にも同じ値の
データが書き込まれた場合にのみ、保護対象レジスタの
値を第１レジスタ２に書き込まれたデータ値に変更する
制御手段１５とを備えて構成する。
レジスタの値が変化しないように確実に保護することが
できるレジスタのプロテクト回路を提供する。 【解決手段】 マイコンにおけるデータバス１上のデー
タが所定間隔で書き込まれる第１及び第２レジスタ２，
３と、その所定間隔に対応する時間が動作開始からオー
バーフローするまでの時間として設定されたタイマ１２
と、第１レジスタ２へのデータ書き込み後、タイマ１２
がオーバーフローする前に第２レジスタ３にも同じ値の
データが書き込まれた場合にのみ、保護対象レジスタの
値を第１レジスタ２に書き込まれたデータ値に変更する
制御手段１５とを備えて構成する。
Description
【０００１】
【発明の属する技術分野】この発明はマイクロコンピュ
ータ（以下、マイコンという）においてノイズ等の影響
によるポートの入出力の変化やプログラム暴走時に重要
なレジスタなどに対しては容易にレジスタの値を変更で
きなくするプロテクト機能を有するレジスタのプロテク
ト回路に係り、特にレジスタの比較のみで行なっていた
プロテクト機能にタイマを用いたプロテクト機能を付加
することで、より確実なプロテクトを実現することがで
きるレジスタのプロテクト回路に関するものである。
ータ（以下、マイコンという）においてノイズ等の影響
によるポートの入出力の変化やプログラム暴走時に重要
なレジスタなどに対しては容易にレジスタの値を変更で
きなくするプロテクト機能を有するレジスタのプロテク
ト回路に係り、特にレジスタの比較のみで行なっていた
プロテクト機能にタイマを用いたプロテクト機能を付加
することで、より確実なプロテクトを実現することがで
きるレジスタのプロテクト回路に関するものである。
【０００２】
【従来の技術】図６は従来のレジスタのプロテクト回路
の構成を示す図であり、図において、１はマイコン内部
回路におけるデータバス、２，３はＤ型フリップフロッ
プで構成された出力レジスタであって、そのデータ入力
端Ｄがデータバス１に接続され、書込信号φｗ１，φｗ
２がトリガ端Ｔに入力された際にデータバス１上の
「０」又は「１」のデータを取り込んで保持し、この保
持データ「０」又は「１」を出力端Ｑから出力する。
の構成を示す図であり、図において、１はマイコン内部
回路におけるデータバス、２，３はＤ型フリップフロッ
プで構成された出力レジスタであって、そのデータ入力
端Ｄがデータバス１に接続され、書込信号φｗ１，φｗ
２がトリガ端Ｔに入力された際にデータバス１上の
「０」又は「１」のデータを取り込んで保持し、この保
持データ「０」又は「１」を出力端Ｑから出力する。
【０００３】４はエクスクルーシブノア回路であって、
出力レジスタ２，３から出力されるデータの排他的論理
和の演算結果を反転したデータをクロックドインバータ
５の出力ゲート制御端Ｘに供給し、５はクロックドイン
バータであって、出力レジスタ２，３の出力データが等
しい場合にエクスクルーシブノア回路４から出力される
データ「１」が出力ゲート制御端Ｘに供給された際に、
開状態となって出力レジスタ２から出力されるデータを
ラッチ回路６へ出力する。
出力レジスタ２，３から出力されるデータの排他的論理
和の演算結果を反転したデータをクロックドインバータ
５の出力ゲート制御端Ｘに供給し、５はクロックドイン
バータであって、出力レジスタ２，３の出力データが等
しい場合にエクスクルーシブノア回路４から出力される
データ「１」が出力ゲート制御端Ｘに供給された際に、
開状態となって出力レジスタ２から出力されるデータを
ラッチ回路６へ出力する。
【０００４】６はラッチ回路であって、クロックドイン
バータ５の出力端にインバータ７の入力端及びインバー
タ８の出力端が接続されると共に、インバータ７の出力
端とインバータ８の入力端とが接続されて構成され、ク
ロックドインバータ５を介して入力される出力レジスタ
２のデータを保持し、これをレジスタ制御データとして
図示せぬレジスタへ出力する。
バータ５の出力端にインバータ７の入力端及びインバー
タ８の出力端が接続されると共に、インバータ７の出力
端とインバータ８の入力端とが接続されて構成され、ク
ロックドインバータ５を介して入力される出力レジスタ
２のデータを保持し、これをレジスタ制御データとして
図示せぬレジスタへ出力する。
【０００５】次に動作について説明する。マイコンのプ
ログラムが正常な場合に、データバス１を介して同じ値
のデータ例えば「１」が書込信号φｗ１とφｗ２の順次
入力によって出力レジスタ２，３に保持されたとする。
この場合、出力レジスタ２，３から出力されるデータが
同値「１」なのでエクスクルーシブノア回路４から
「１」のデータが出力されてクロックドインバータ５の
出力ゲート制御端Ｘに供給される。
ログラムが正常な場合に、データバス１を介して同じ値
のデータ例えば「１」が書込信号φｗ１とφｗ２の順次
入力によって出力レジスタ２，３に保持されたとする。
この場合、出力レジスタ２，３から出力されるデータが
同値「１」なのでエクスクルーシブノア回路４から
「１」のデータが出力されてクロックドインバータ５の
出力ゲート制御端Ｘに供給される。
【０００６】これによって、クロックドインバータ５の
出力端が開状態となり、出力レジスタ２に保持されたデ
ータ「１」がクロックドインバータ５を介してラッチ回
路６へ出力されて保持される。この保持データ「１」が
レジスタ制御データとしてレジスタへ出力され、レジス
タのデータ値が変更されることになる。
出力端が開状態となり、出力レジスタ２に保持されたデ
ータ「１」がクロックドインバータ５を介してラッチ回
路６へ出力されて保持される。この保持データ「１」が
レジスタ制御データとしてレジスタへ出力され、レジス
タのデータ値が変更されることになる。
【０００７】一方、マイコンのプログラムが暴走したと
する。この場合、本来正常時に同値のデータが保持され
るようになっている出力レジスタ２，３に、異なった値
のデータが保持される状態が生じる。
する。この場合、本来正常時に同値のデータが保持され
るようになっている出力レジスタ２，３に、異なった値
のデータが保持される状態が生じる。
【０００８】例えば、出力レジスタ２に「０」、出力レ
ジスタ３に「１」のデータが保持されたとする。この場
合、出力レジスタ２，３から出力されるデータが
「０」、「１」と異なるのでエクスクルーシブノア回路
４から「０」データが出力されてクロックドインバータ
５の出力ゲート制御端Ｘに供給される。
ジスタ３に「１」のデータが保持されたとする。この場
合、出力レジスタ２，３から出力されるデータが
「０」、「１」と異なるのでエクスクルーシブノア回路
４から「０」データが出力されてクロックドインバータ
５の出力ゲート制御端Ｘに供給される。
【０００９】これによって、クロックドインバータ５の
出力端が閉状態となり、出力レジスタ２に保持されたデ
ータ「０」はクロックドインバータ５で遮断される。従
って、ラッチ回路６においては、プログラムが正常時に
保持されたデータ「１」がそのまま保持され、この保持
データ「１」がレジスタ制御データとしてレジスタへ出
力される。これによってレジスタが保護されるようにな
っている。なお、上記従来技術に関連する先行技術とし
ては、例えば特開平２−１５０９４３号公報がある。
出力端が閉状態となり、出力レジスタ２に保持されたデ
ータ「０」はクロックドインバータ５で遮断される。従
って、ラッチ回路６においては、プログラムが正常時に
保持されたデータ「１」がそのまま保持され、この保持
データ「１」がレジスタ制御データとしてレジスタへ出
力される。これによってレジスタが保護されるようにな
っている。なお、上記従来技術に関連する先行技術とし
ては、例えば特開平２−１５０９４３号公報がある。
【００１０】
【発明が解決しようとする課題】従来のレジスタのプロ
テクト回路は以上のように構成されているので、プログ
ラムの暴走時に、双方の書込信号φｗ１とφｗ２による
書き込み間隔が長い場合に、偶然に双方の出力レジスタ
２，３に同じ値のデータが書き込まれた場合、プログラ
ムの暴走にもかかわらずレジスタの値を変更してしまう
などの課題があった。
テクト回路は以上のように構成されているので、プログ
ラムの暴走時に、双方の書込信号φｗ１とφｗ２による
書き込み間隔が長い場合に、偶然に双方の出力レジスタ
２，３に同じ値のデータが書き込まれた場合、プログラ
ムの暴走にもかかわらずレジスタの値を変更してしまう
などの課題があった。
【００１１】この発明は上記のような課題を解決するた
めになされたもので、マイコンなどにおけるプログラム
の暴走時にレジスタの値が変化しないように確実に保護
することができるレジスタのプロテクト回路を得ること
を目的とする。
めになされたもので、マイコンなどにおけるプログラム
の暴走時にレジスタの値が変化しないように確実に保護
することができるレジスタのプロテクト回路を得ること
を目的とする。
【００１２】
【課題を解決するための手段】この発明に係るレジスタ
のプロテクト回路は、コンピュータにおけるデータバス
上のデータが所定間隔で書き込まれる第１及び第２レジ
スタと、その所定間隔に対応する時間が動作開始からオ
ーバーフローするまでの時間として設定されたタイマ
と、第１レジスタにデータが書き込まれた後、タイマが
オーバーフローする前に第２レジスタにも同じ値のデー
タが書き込まれた場合にのみ、保護対象レジスタの値を
第１レジスタに書き込まれたデータ値に変更する制御手
段とを備えたものである。
のプロテクト回路は、コンピュータにおけるデータバス
上のデータが所定間隔で書き込まれる第１及び第２レジ
スタと、その所定間隔に対応する時間が動作開始からオ
ーバーフローするまでの時間として設定されたタイマ
と、第１レジスタにデータが書き込まれた後、タイマが
オーバーフローする前に第２レジスタにも同じ値のデー
タが書き込まれた場合にのみ、保護対象レジスタの値を
第１レジスタに書き込まれたデータ値に変更する制御手
段とを備えたものである。
【００１３】この発明に係るレジスタのプロテクト回路
は、タイマのオーバーフロー時に、コンピュータに異常
を検出させるための割り込みをかける割り込み制御手段
を備えたものである。
は、タイマのオーバーフロー時に、コンピュータに異常
を検出させるための割り込みをかける割り込み制御手段
を備えたものである。
【００１４】この発明に係るレジスタのプロテクト回路
は、システム保護において安全なデータを予め保持する
第３レジスタと、タイマがオーバーフローする前に第２
レジスタにデータの書き込みが行なわれなかった場合
に、第３レジスタの保持データを選択して保護対象レジ
スタへ出力する選択手段とを備えたものである。
は、システム保護において安全なデータを予め保持する
第３レジスタと、タイマがオーバーフローする前に第２
レジスタにデータの書き込みが行なわれなかった場合
に、第３レジスタの保持データを選択して保護対象レジ
スタへ出力する選択手段とを備えたものである。
【００１５】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるレ
ジスタのプロテクト回路の構成を示す図であり、図にお
いて、１はマイコン内部回路におけるデータバス、２，
３は例えばＤ型フリップフロップで構成された出力レジ
スタ（第１及び第２レジスタ）であって、そのデータ入
力端Ｄがデータバス１に接続され、書込信号φｗ１，φ
ｗ２がトリガ端Ｔに入力された際にデータバス１上の
「０」又は「１」のデータを取り込んで保持し、この保
持データＡ，Ｂを出力端Ｑから出力する。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるレ
ジスタのプロテクト回路の構成を示す図であり、図にお
いて、１はマイコン内部回路におけるデータバス、２，
３は例えばＤ型フリップフロップで構成された出力レジ
スタ（第１及び第２レジスタ）であって、そのデータ入
力端Ｄがデータバス１に接続され、書込信号φｗ１，φ
ｗ２がトリガ端Ｔに入力された際にデータバス１上の
「０」又は「１」のデータを取り込んで保持し、この保
持データＡ，Ｂを出力端Ｑから出力する。
【００１６】４は出力レジスタ２，３から出力されるデ
ータＡ，Ｂの排他的論理和の演算結果を反転したデータ
Ｃを２入力タイプのアンド回路に供給するエクスクルー
シブノア回路、１０はアンド回路であって、エクスクル
ーシブノア回路４の出力データＣと、Ｒ−Ｓ型フリップ
フロップ１３の出力データＤとの論理積演算を行ない、
この結果得られるデータＥをＤ型フリップフロップ１１
のトリガ端Ｔへ供給する。
ータＡ，Ｂの排他的論理和の演算結果を反転したデータ
Ｃを２入力タイプのアンド回路に供給するエクスクルー
シブノア回路、１０はアンド回路であって、エクスクル
ーシブノア回路４の出力データＣと、Ｒ−Ｓ型フリップ
フロップ１３の出力データＤとの論理積演算を行ない、
この結果得られるデータＥをＤ型フリップフロップ１１
のトリガ端Ｔへ供給する。
【００１７】１１はＤ型フリップフロップであって、ア
ンド回路１０から出力される「１」のデータＥが供給さ
れた場合に、出力レジスタ２の出力データＡを保持し、
この保持データをレジスタ制御データとして図示せぬレ
ジスタ（保護対象レジスタ）へ出力し、１２はタイマで
あって、各出力レジスタ２，３への適正なデータ書き込
み間隔が動作開始からオーバーフローするまでの時間と
して設定され、出力レジスタ２に入力される書込信号φ
ｗ１の入力時にカウントを開始し、出力レジスタ３に入
力される書込信号φｗ２の入力時にカウントを停止し、
また、上記設定時間カウントするとオーバーフローして
オーバーフローフラグＦが「１」となる。
ンド回路１０から出力される「１」のデータＥが供給さ
れた場合に、出力レジスタ２の出力データＡを保持し、
この保持データをレジスタ制御データとして図示せぬレ
ジスタ（保護対象レジスタ）へ出力し、１２はタイマで
あって、各出力レジスタ２，３への適正なデータ書き込
み間隔が動作開始からオーバーフローするまでの時間と
して設定され、出力レジスタ２に入力される書込信号φ
ｗ１の入力時にカウントを開始し、出力レジスタ３に入
力される書込信号φｗ２の入力時にカウントを停止し、
また、上記設定時間カウントするとオーバーフローして
オーバーフローフラグＦが「１」となる。
【００１８】１３はＲ−Ｓ型フリップフロップであっ
て、書込信号φｗ１の入力時にリセット状態となり、オ
ーバーフローフラグＦの「１」の入力時にセット状態と
なり、各状態に応じた値のデータを反転出力端ＸＱから
アンド回路１０へ出力する。１４はオーバーフローフラ
グＦの「１」の入力時にマイコンの図示せぬＣＰＵに割
り込みを発生する割り込み制御回路（割り込み制御手
段）である。
て、書込信号φｗ１の入力時にリセット状態となり、オ
ーバーフローフラグＦの「１」の入力時にセット状態と
なり、各状態に応じた値のデータを反転出力端ＸＱから
アンド回路１０へ出力する。１４はオーバーフローフラ
グＦの「１」の入力時にマイコンの図示せぬＣＰＵに割
り込みを発生する割り込み制御回路（割り込み制御手
段）である。
【００１９】１５は制御手段であって、エクスクルーシ
ブノア回路４、アンド回路１０、Ｄ型フリップフロップ
１１、Ｒ−Ｓ型フリップフロップ１３から構成され、一
方の出力レジスタ２にデータが書き込まれた後、タイマ
１２がオーバーフローする前に、他方の出力レジスタ３
に同じ値のデータが書き込まれた場合にのみ、レジスタ
のデータ値を変更できるようにする。
ブノア回路４、アンド回路１０、Ｄ型フリップフロップ
１１、Ｒ−Ｓ型フリップフロップ１３から構成され、一
方の出力レジスタ２にデータが書き込まれた後、タイマ
１２がオーバーフローする前に、他方の出力レジスタ３
に同じ値のデータが書き込まれた場合にのみ、レジスタ
のデータ値を変更できるようにする。
【００２０】次に動作について説明する。ここで、図２
はこの実施の形態１におけるレジスタのプロテクト回路
の動作を示すタイムチャートである。但し、マイコンの
プログラムが正常な場合に、タイマ１２がオーバーフロ
ーする前に出力レジスタ３に出力レジスタ２と同じ値の
データが書き込まれた場合の動作を説明するためのもの
である。
はこの実施の形態１におけるレジスタのプロテクト回路
の動作を示すタイムチャートである。但し、マイコンの
プログラムが正常な場合に、タイマ１２がオーバーフロ
ーする前に出力レジスタ３に出力レジスタ２と同じ値の
データが書き込まれた場合の動作を説明するためのもの
である。
【００２１】図２に示す時刻ｔ１において、出力レジス
タ２に「１」のパルス状の書込信号φｗ１が入力される
ことによって、データバス１上のデータ「１」が出力レ
ジスタ２に保持されたとすると、その出力データＡが
「１」となる。これによって各出力レジスタ２，３の出
力データＡ，Ｂが異なることになるので、エクスクルー
シブノア回路４から出力されるデータＣが「０」とな
る。
タ２に「１」のパルス状の書込信号φｗ１が入力される
ことによって、データバス１上のデータ「１」が出力レ
ジスタ２に保持されたとすると、その出力データＡが
「１」となる。これによって各出力レジスタ２，３の出
力データＡ，Ｂが異なることになるので、エクスクルー
シブノア回路４から出力されるデータＣが「０」とな
る。
【００２２】この時、書込信号φｗ１は、タイマ１２及
びＲ−Ｓ型フリップフロップ１３にも入力されるので、
タイマ１２がカウント動作を開始し、Ｒ−Ｓ型フリップ
フロップ１３がリセット状態となる。これによって、オ
ーバーフローフラグＦが「０」、Ｒ−Ｓ型フリップフロ
ップ１３の出力データＤが「１」となる。
びＲ−Ｓ型フリップフロップ１３にも入力されるので、
タイマ１２がカウント動作を開始し、Ｒ−Ｓ型フリップ
フロップ１３がリセット状態となる。これによって、オ
ーバーフローフラグＦが「０」、Ｒ−Ｓ型フリップフロ
ップ１３の出力データＤが「１」となる。
【００２３】従って、アンド回路１０から出力されるデ
ータＥは「０」なので、Ｄ型フリップフロップ１１の保
持データ値は変化しない。
ータＥは「０」なので、Ｄ型フリップフロップ１１の保
持データ値は変化しない。
【００２４】その後、時刻ｔ２において、タイマ１２が
オーバーフローとならない内に、出力レジスタ３に
「１」のパルス状の書込信号φｗ２が入力されることに
よって、データバス１上のデータ「１」が出力レジスタ
３に保持されたとすると、その出力データＢが「１」と
なる。これによって各出力レジスタ２，３の出力データ
Ａ，Ｂが同じとなるので、エクスクルーシブノア回路４
から出力されるデータＣが「１」となる。
オーバーフローとならない内に、出力レジスタ３に
「１」のパルス状の書込信号φｗ２が入力されることに
よって、データバス１上のデータ「１」が出力レジスタ
３に保持されたとすると、その出力データＢが「１」と
なる。これによって各出力レジスタ２，３の出力データ
Ａ，Ｂが同じとなるので、エクスクルーシブノア回路４
から出力されるデータＣが「１」となる。
【００２５】この時、書込信号φｗ２は、タイマ１２に
も入力されるので、タイマ１２がカウント動作を停止す
るが、オーバーフローではないので、オーバーフローフ
ラグＦは「０」のままであり、Ｒ−Ｓ型フリップフロッ
プ１３の出力データＤも「１」のままである。
も入力されるので、タイマ１２がカウント動作を停止す
るが、オーバーフローではないので、オーバーフローフ
ラグＦは「０」のままであり、Ｒ−Ｓ型フリップフロッ
プ１３の出力データＤも「１」のままである。
【００２６】従って、アンド回路１０にデータＣ、Ｄの
「１」が入力され、これによってＤ型フリップフロップ
１１に供給されるデータＥが「１」となり、これによっ
てＤ型フリップフロップ１１に出力レジスタ２に保持さ
れたデータＡの「１」が保持される。これによって、レ
ジスタ制御データＲが「１」に変化し、この「１」がレ
ジスタに供給されることによってレジスタのデータ値の
書き替えが行なわれる。
「１」が入力され、これによってＤ型フリップフロップ
１１に供給されるデータＥが「１」となり、これによっ
てＤ型フリップフロップ１１に出力レジスタ２に保持さ
れたデータＡの「１」が保持される。これによって、レ
ジスタ制御データＲが「１」に変化し、この「１」がレ
ジスタに供給されることによってレジスタのデータ値の
書き替えが行なわれる。
【００２７】次に、図３を参照して、マイコンのプログ
ラムに暴走した場合に、タイマ１２がオーバーフローす
る場合の動作を説明する。
ラムに暴走した場合に、タイマ１２がオーバーフローす
る場合の動作を説明する。
【００２８】図２で説明した時刻ｔ２以降、図３に示す
時刻ｔ３において、書込信号φｗ１が入力されることに
よってデータバス１上のデータ「０」が出力レジスタ２
に保持されたとすると、その出力データＡが「０」とな
る。これによって各出力レジスタ２，３の出力データ
Ａ，Ｂが異なることになるので、エクスクルーシブノア
回路４から出力されるデータＣが「０」となり、この
「０」がアンド回路１０に供給されるので、データＥが
「０」となりＤ型フリップフロップ１１は前のデータ
「１」を保持したままの状態となる。
時刻ｔ３において、書込信号φｗ１が入力されることに
よってデータバス１上のデータ「０」が出力レジスタ２
に保持されたとすると、その出力データＡが「０」とな
る。これによって各出力レジスタ２，３の出力データ
Ａ，Ｂが異なることになるので、エクスクルーシブノア
回路４から出力されるデータＣが「０」となり、この
「０」がアンド回路１０に供給されるので、データＥが
「０」となりＤ型フリップフロップ１１は前のデータ
「１」を保持したままの状態となる。
【００２９】この時、書込信号φｗ１が入力されたタイ
マ１２はカウント動作を開始し、Ｒ−Ｓ型フリップフロ
ップ１３はリセット状態となる。この際、オーバーフロ
ーフラグＦは「０」、出力データＤは「１」のままであ
る。
マ１２はカウント動作を開始し、Ｒ−Ｓ型フリップフロ
ップ１３はリセット状態となる。この際、オーバーフロ
ーフラグＦは「０」、出力データＤは「１」のままであ
る。
【００３０】その後、時刻ｔ４において、タイマ１２が
オーバーフローしたとすると、オーバーフローフラグＦ
が「１」となる。これによって、Ｒ−Ｓ型フリップフロ
ップ１３がセット状態となり、その出力データＤが
「０」となってアンド回路１０に供給される。
オーバーフローしたとすると、オーバーフローフラグＦ
が「１」となる。これによって、Ｒ−Ｓ型フリップフロ
ップ１３がセット状態となり、その出力データＤが
「０」となってアンド回路１０に供給される。
【００３１】従って、割り込み制御回路１４がＣＰＵに
割り込みをかけ、プログラムの暴走を検知させることに
なる。そのオーバーフローフラグＦによってマイコンに
リセットをかけるようにしてもよい。
割り込みをかけ、プログラムの暴走を検知させることに
なる。そのオーバーフローフラグＦによってマイコンに
リセットをかけるようにしてもよい。
【００３２】また、アンド回路１０にはデータＤの
「０」が供給されているので、その後、出力レジスタ３
に出力レジスタ２と同じ値のデータが偶然に保持された
としても、データＥは「０」のままであり、Ｄ型フリッ
プフロップ１１に出力レジスタ２のデータＡは保持され
ず、レジスタ制御データが変化することはなく、これに
よってレジスタの値も変化することはない。
「０」が供給されているので、その後、出力レジスタ３
に出力レジスタ２と同じ値のデータが偶然に保持された
としても、データＥは「０」のままであり、Ｄ型フリッ
プフロップ１１に出力レジスタ２のデータＡは保持され
ず、レジスタ制御データが変化することはなく、これに
よってレジスタの値も変化することはない。
【００３３】以上のように、この実施の形態１によれ
ば、出力レジスタ２，３を２つ設けると共に、各レジス
タ２，３への適正なデータ書き込み間隔を動作開始から
オーバーフローするまでの時間として設定したタイマ１
２と、一方の出力レジスタ２にデータが書き込まれた
後、タイマ１２がオーバーフローする前に他方の出力レ
ジスタ３に同じ値のデータが書き込まれた場合にのみ、
レジスタのデータ値を変更する制御手段１５とから構成
したので、従来のように、プログラムの暴走時に、双方
の書込信号φｗ１とφｗ２による書き込み間隔が長い場
合に、偶然に双方の出力レジスタ２，３に同じ値のデー
タが書き込まれた場合、プログラムの暴走にもかかわら
ずレジスタの値を変更してしまうといったことが無くな
る効果が得られる。
ば、出力レジスタ２，３を２つ設けると共に、各レジス
タ２，３への適正なデータ書き込み間隔を動作開始から
オーバーフローするまでの時間として設定したタイマ１
２と、一方の出力レジスタ２にデータが書き込まれた
後、タイマ１２がオーバーフローする前に他方の出力レ
ジスタ３に同じ値のデータが書き込まれた場合にのみ、
レジスタのデータ値を変更する制御手段１５とから構成
したので、従来のように、プログラムの暴走時に、双方
の書込信号φｗ１とφｗ２による書き込み間隔が長い場
合に、偶然に双方の出力レジスタ２，３に同じ値のデー
タが書き込まれた場合、プログラムの暴走にもかかわら
ずレジスタの値を変更してしまうといったことが無くな
る効果が得られる。
【００３４】また、プログラムの暴走時にその暴走をマ
イコンに検知させるか、或いはマイコンをリセットする
ための割り込みをかけることができる効果が得られる。
イコンに検知させるか、或いはマイコンをリセットする
ための割り込みをかけることができる効果が得られる。
【００３５】実施の形態２．図４はこの発明の実施の形
態２によるレジスタのプロテクト回路の構成を示す図で
ある。但し、この図４において図１に示した実施の形態
１の各部に対応する部分には同一符号を付し、その説明
を省略する。
態２によるレジスタのプロテクト回路の構成を示す図で
ある。但し、この図４において図１に示した実施の形態
１の各部に対応する部分には同一符号を付し、その説明
を省略する。
【００３６】図４において、１６は書込信号φｗＳによ
って予めデータバス１上の「０」又は「１」のデータを
取り込んで保持するＤ型フリップフロップによる安全サ
イドレジスタ（第３レジスタ）である。このレジスタに
格納される値はシステム保護上安全な値とする。
って予めデータバス１上の「０」又は「１」のデータを
取り込んで保持するＤ型フリップフロップによる安全サ
イドレジスタ（第３レジスタ）である。このレジスタに
格納される値はシステム保護上安全な値とする。
【００３７】１７はマルチプレクサ回路（選択手段）で
あって、出力レジスタ２にデータが書き込まれた後、タ
イマ１２がオーバーフローするまでに、出力レジスタ３
にデータの書き込みが行なわれない場合、安全サイドレ
ジスタ１６に保持されたデータＲ２を選択してレジスタ
制御データＲとして出力する。
あって、出力レジスタ２にデータが書き込まれた後、タ
イマ１２がオーバーフローするまでに、出力レジスタ３
にデータの書き込みが行なわれない場合、安全サイドレ
ジスタ１６に保持されたデータＲ２を選択してレジスタ
制御データＲとして出力する。
【００３８】このマルチプレクサ回路１７は、例えば図
５に示すように、タイマ１２がオーバーフローする前
に、オーバーフローフラグＦの「０」と、この「０」が
インバータ１９で反転された「１」が供給されることに
よって、Ｄ型フリップフロップ１１の保持データＲ１を
選択してレジスタ制御データＲとするゲート回路２０
と、タイマ１２がオーバーフローするまでに、出力レジ
スタ３にデータの書き込みが行なわれない場合に、オー
バーフローフラグＦの「１」と、この「１」がインバー
タ１９で反転された「０」が供給されることによって、
安全サイドレジスタ１６の保持データＲ２を選択してレ
ジスタ制御データＲとするゲート回路２１とから構成さ
れている。また図４の構成にも図１と同様に、割り込み
制御回路１４を設けてもよい。
５に示すように、タイマ１２がオーバーフローする前
に、オーバーフローフラグＦの「０」と、この「０」が
インバータ１９で反転された「１」が供給されることに
よって、Ｄ型フリップフロップ１１の保持データＲ１を
選択してレジスタ制御データＲとするゲート回路２０
と、タイマ１２がオーバーフローするまでに、出力レジ
スタ３にデータの書き込みが行なわれない場合に、オー
バーフローフラグＦの「１」と、この「１」がインバー
タ１９で反転された「０」が供給されることによって、
安全サイドレジスタ１６の保持データＲ２を選択してレ
ジスタ制御データＲとするゲート回路２１とから構成さ
れている。また図４の構成にも図１と同様に、割り込み
制御回路１４を設けてもよい。
【００３９】次に動作について説明する。図２に示した
ように、時刻ｔ２において、タイマ１２がオーバーフロ
ーとならない内に、各出力レジスタ２，３の出力データ
Ａ，Ｂが同じとなった場合は、オーバーフローフラグＦ
の「０」によって、マルチプレクサ回路１７のゲート回
路２０のみが開状態となっており、Ｄ型フリップフロッ
プ１１の保持データＲ１がレジスタ制御データＲとして
出力される。
ように、時刻ｔ２において、タイマ１２がオーバーフロ
ーとならない内に、各出力レジスタ２，３の出力データ
Ａ，Ｂが同じとなった場合は、オーバーフローフラグＦ
の「０」によって、マルチプレクサ回路１７のゲート回
路２０のみが開状態となっており、Ｄ型フリップフロッ
プ１１の保持データＲ１がレジスタ制御データＲとして
出力される。
【００４０】一方、時刻ｔ４において、タイマ１２がオ
ーバーフローしたにもかかわらず、そのオーバーフロー
前に出力レジスタ３にデータの書き込みが行なわれなか
ったとすると、オーバーフローフラグＦの「１」によっ
て、ゲート回路２１のみが開となり、安全サイドレジス
タ１６の保持データＲ２がレジスタ制御データＲとして
出力される。
ーバーフローしたにもかかわらず、そのオーバーフロー
前に出力レジスタ３にデータの書き込みが行なわれなか
ったとすると、オーバーフローフラグＦの「１」によっ
て、ゲート回路２１のみが開となり、安全サイドレジス
タ１６の保持データＲ２がレジスタ制御データＲとして
出力される。
【００４１】以上のように、この実施の形態２によれ
ば、プログラムの暴走時に、プログラムの正常時に予め
保持しておいた安全サイドレジスタ１６の保持データＲ
２をレジスタ制御データＲとして保護対象のレジスタへ
出力する構成としたので、プログラム暴走時でもレジス
タには安全なデータが書き込まれ、これによってレジス
タを確実に保護することができる効果が得られる。
ば、プログラムの暴走時に、プログラムの正常時に予め
保持しておいた安全サイドレジスタ１６の保持データＲ
２をレジスタ制御データＲとして保護対象のレジスタへ
出力する構成としたので、プログラム暴走時でもレジス
タには安全なデータが書き込まれ、これによってレジス
タを確実に保護することができる効果が得られる。
【００４２】
【発明の効果】以上のように、この発明によれば、従来
のように、プログラムの暴走時に、第１及び第２レジス
タへのデータ書き込み間隔が長い場合に、偶然に双方の
出力レジスタに同じ値のデータが書き込まれた場合、プ
ログラムの暴走にもかかわらず保護対象レジスタの値を
変更してしまうといったことが無くなる効果がある。
のように、プログラムの暴走時に、第１及び第２レジス
タへのデータ書き込み間隔が長い場合に、偶然に双方の
出力レジスタに同じ値のデータが書き込まれた場合、プ
ログラムの暴走にもかかわらず保護対象レジスタの値を
変更してしまうといったことが無くなる効果がある。
【００４３】この発明によれば、プログラム等の暴走な
どの異常時に、マイコンにその異常を検知させ、リセッ
トなどの処置を実行させることができる効果がある。
どの異常時に、マイコンにその異常を検知させ、リセッ
トなどの処置を実行させることができる効果がある。
【００４４】この発明によれば、プログラム暴走時でも
レジスタには安全なデータが書き込まれ、これによって
レジスタを確実に保護することができる効果がある。
レジスタには安全なデータが書き込まれ、これによって
レジスタを確実に保護することができる効果がある。
【図１】 この発明の実施の形態１によるレジスタのプ
ロテクト回路の構成を示す図である。
ロテクト回路の構成を示す図である。
【図２】 この発明の実施の形態１によるレジスタのプ
ロテクト回路の動作を示すタイムチャートである。
ロテクト回路の動作を示すタイムチャートである。
【図３】 この発明の実施の形態１によるレジスタのプ
ロテクト回路の他の動作を示すタイムチャートである。
ロテクト回路の他の動作を示すタイムチャートである。
【図４】 この発明の実施の形態２によるレジスタのプ
ロテクト回路の構成を示す図である。
ロテクト回路の構成を示す図である。
【図５】 図４に示すマルチプレクサ回路の構成を示す
図である。
図である。
【図６】 従来例によるレジスタのプロテクト回路の構
成を示す図である。
成を示す図である。
１ データバス、２ 出力レジスタ（第１レジスタ）、
３ 出力レジスタ（第２レジスタ）、１２ タイマ、１
５ 制御手段、１６ 安全サイドレジスタ（第３レジス
タ）、１７ マルチプレクサ回路（選択手段）。
３ 出力レジスタ（第２レジスタ）、１２ タイマ、１
５ 制御手段、１６ 安全サイドレジスタ（第３レジス
タ）、１７ マルチプレクサ回路（選択手段）。
Claims (3)
- 【請求項１】 コンピュータにおけるデータバス上のデ
ータが所定間隔で書き込まれる第１及び第２レジスタ
と、上記第１レジスタへのデータ書き込み時に動作を開
始し、上記所定間隔に対応する時間が動作開始からオー
バーフローするまでの時間として設定されたタイマと、
上記第１レジスタにデータが書き込まれた後、上記タイ
マがオーバーフローする前に上記第２レジスタに上記第
１レジスタと同じ値のデータが書き込まれた場合にの
み、保護対象レジスタの値を上記第１レジスタに書き込
まれたデータ値に変更する制御手段とを備えたレジスタ
のプロテクト回路。 - 【請求項２】 タイマのオーバーフロー時に、コンピュ
ータに異常を検出させるための割り込みをかける割り込
み制御手段を備えたことを特徴とする請求項１記載のレ
ジスタのプロテクト回路。 - 【請求項３】 システム保護において安全なデータを予
め保持する第３レジスタと、第１レジスタにデータが書
き込まれた後、タイマがオーバーフローする前に第２レ
ジスタにデータの書き込みが行なわれなかった場合に、
上記第３レジスタの保持データを選択して保護対象レジ
スタへ出力する選択手段とを備えたことを特徴とする請
求項１または請求項２記載のレジスタのプロテクト回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9232608A JPH1173371A (ja) | 1997-08-28 | 1997-08-28 | レジスタのプロテクト回路 |
| US09/009,729 US6021460A (en) | 1997-08-28 | 1998-01-21 | Protect circuit of register |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9232608A JPH1173371A (ja) | 1997-08-28 | 1997-08-28 | レジスタのプロテクト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1173371A true JPH1173371A (ja) | 1999-03-16 |
Family
ID=37309152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9232608A Pending JPH1173371A (ja) | 1997-08-28 | 1997-08-28 | レジスタのプロテクト回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6021460A (ja) |
| JP (1) | JPH1173371A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006277012A (ja) * | 2005-03-28 | 2006-10-12 | Denso Corp | 半導体集積回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5764075B2 (ja) * | 2012-01-06 | 2015-08-12 | ルネサスエレクトロニクス株式会社 | パスワード認証回路と方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0831241B2 (ja) * | 1986-11-10 | 1996-03-27 | 日本電気株式会社 | 周辺制御プロセツサ |
| US5142677A (en) * | 1989-05-04 | 1992-08-25 | Texas Instruments Incorporated | Context switching devices, systems and methods |
| JPH02150943A (ja) * | 1988-11-30 | 1990-06-11 | Mita Ind Co Ltd | 入出力制御装置 |
| US5802579A (en) * | 1996-05-16 | 1998-09-01 | Hughes Electronics Corporation | System and method for simultaneously reading and writing data in a random access memory |
-
1997
- 1997-08-28 JP JP9232608A patent/JPH1173371A/ja active Pending
-
1998
- 1998-01-21 US US09/009,729 patent/US6021460A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006277012A (ja) * | 2005-03-28 | 2006-10-12 | Denso Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6021460A (en) | 2000-02-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040813 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060123 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070516 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070710 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080108 |