JP2614931B2 - 割込制御回路 - Google Patents
割込制御回路Info
- Publication number
- JP2614931B2 JP2614931B2 JP2103429A JP10342990A JP2614931B2 JP 2614931 B2 JP2614931 B2 JP 2614931B2 JP 2103429 A JP2103429 A JP 2103429A JP 10342990 A JP10342990 A JP 10342990A JP 2614931 B2 JP2614931 B2 JP 2614931B2
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- JP
- Japan
- Prior art keywords
- interrupt
- flip
- flop
- circuit
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はCPUデバイス等に割込信号を出力させる割込
制御回路に関し、特に複数の割込みが接近して出力され
る際の対策を施した割込制御回路に関する。
制御回路に関し、特に複数の割込みが接近して出力され
る際の対策を施した割込制御回路に関する。
一般に、CPUデバイスを用いるコンピュータ等の装置
では、CPUデバイスにおけるプログラム動作を一時的に
停止，変更させる割込みが必要とされ、この割込みを行
うために割込制御回路が設けられる。
では、CPUデバイスにおけるプログラム動作を一時的に
停止，変更させる割込みが必要とされ、この割込みを行
うために割込制御回路が設けられる。
第３図は従来のこの種の割込制御回路の一例の回路図
である。同図において、21は第１の割込みを出力する第
１のＤ型フリップフロップ、22は第２の割込みを出力す
る第２のＤ型フリップフロップであり、これらＤ型フリ
ップフロップ21,22の出力はオープンコレクタ23を介し
てCPUデバイスの割込線24にワイヤードオアで接続され
ている。また、前記各Ｄ型フリップフロップ21,22にはC
PUデバイスから返される割込み応答信号25がそれぞれの
リセット端子に入力さる。
である。同図において、21は第１の割込みを出力する第
１のＤ型フリップフロップ、22は第２の割込みを出力す
る第２のＤ型フリップフロップであり、これらＤ型フリ
ップフロップ21,22の出力はオープンコレクタ23を介し
てCPUデバイスの割込線24にワイヤードオアで接続され
ている。また、前記各Ｄ型フリップフロップ21,22にはC
PUデバイスから返される割込み応答信号25がそれぞれの
リセット端子に入力さる。
このように構成される従来の割込制御回路では、第４
図に各部の動作波形を示すように、特に２つの割込みが
接近して出力された際に問題が生じる。すなわち、第１
のＤ型フリップフロップ21から第４図（ａ）に示すタイ
ミングT1で第１の割込みが発生され、これに非常に接近
したタイミングT2で第２のＤ型フリップフロップ22から
同図（ｂ）に示す第２の割込みが発生したとする。
図に各部の動作波形を示すように、特に２つの割込みが
接近して出力された際に問題が生じる。すなわち、第１
のＤ型フリップフロップ21から第４図（ａ）に示すタイ
ミングT1で第１の割込みが発生され、これに非常に接近
したタイミングT2で第２のＤ型フリップフロップ22から
同図（ｂ）に示す第２の割込みが発生したとする。
第１の割込みは割込線24からCPUデバイスに入力さ
れ、その応答としての割込応答信号25が同図（ｄ）に示
すタイミングT3で返される。そして、この割込応答信号
25は第１および第２のＤ型フリップフロップ21,22のそ
れぞれに入力されるため、これらのＤ型フリップフロッ
プ21,22は共にリセットされることになり、この結果同
図（ｃ）に割込線24の状態を示すように、第１の割込み
と第２の割込みが共に解除されてしまう。
れ、その応答としての割込応答信号25が同図（ｄ）に示
すタイミングT3で返される。そして、この割込応答信号
25は第１および第２のＤ型フリップフロップ21,22のそ
れぞれに入力されるため、これらのＤ型フリップフロッ
プ21,22は共にリセットされることになり、この結果同
図（ｃ）に割込線24の状態を示すように、第１の割込み
と第２の割込みが共に解除されてしまう。
これにより、第１の割込みの後で接近して発生した第
２の割込みが消されてしまうことになり、第２の割込み
におけるCPUデバイスの正常動作が不可能になるという
問題がある。
２の割込みが消されてしまうことになり、第２の割込み
におけるCPUデバイスの正常動作が不可能になるという
問題がある。
本発明の目的は、第１の割込みに接近して出された第
２の割込みが消されることを防止して、第２の割込み動
作を正常に行うようにした割込制御回路を提供すること
にある。
２の割込みが消されることを防止して、第２の割込み動
作を正常に行うようにした割込制御回路を提供すること
にある。
本発明の割込制御回路は、第1,第２の割込みを出力す
る各フリップフロップの出力に応じて反転動作されるゲ
ート回路と、このゲート回路の反転状態によって一方が
選択的に開かれる２つのゲートとを備えており、CPUデ
バイスから返される割込応答信号をこれら２つのゲート
を介してそれぞれのフリップフロップに選択的に入力さ
せるように構成している。
る各フリップフロップの出力に応じて反転動作されるゲ
ート回路と、このゲート回路の反転状態によって一方が
選択的に開かれる２つのゲートとを備えており、CPUデ
バイスから返される割込応答信号をこれら２つのゲート
を介してそれぞれのフリップフロップに選択的に入力さ
せるように構成している。
ここで、前記ゲート回路はたすき掛け接続された２つ
のゲート素子からなるフリップフロップ回路として構成
され、前記第１のフリップフロップ出力をこのフリップ
フロップ回路の一方の入力端子へ、前記第２のフリップ
フロップの出力をフリップフロップ回路の他方の入力端
子へ接続し、このフリップフロップ回路の出力により前
記CPUデバイスから返される割込応答信号を前記２つの
ゲートを介してそれぞれ第１および第２のフリップフロ
ップに選択的に入力させるように構成する。
のゲート素子からなるフリップフロップ回路として構成
され、前記第１のフリップフロップ出力をこのフリップ
フロップ回路の一方の入力端子へ、前記第２のフリップ
フロップの出力をフリップフロップ回路の他方の入力端
子へ接続し、このフリップフロップ回路の出力により前
記CPUデバイスから返される割込応答信号を前記２つの
ゲートを介してそれぞれ第１および第２のフリップフロ
ップに選択的に入力させるように構成する。
本発明によれば、第1,第２の割込み出力に応じてゲー
ト回路が反転動作され、このゲート回路の反転状態に応
じて２つのゲートの一方が選択的に開かれるため、割込
応答信号を選択的にフリップフロップに入力させること
ができ、第１の割込みに対する割込応答信号によって第
２の割込みが消されることが防止される。
ト回路が反転動作され、このゲート回路の反転状態に応
じて２つのゲートの一方が選択的に開かれるため、割込
応答信号を選択的にフリップフロップに入力させること
ができ、第１の割込みに対する割込応答信号によって第
２の割込みが消されることが防止される。
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例の回路図である。同図にお
いて、１は第１の割込みを発生させる第１のＤ型フリッ
プフロップ、２は第２の割込みを発生させる第２のＤ型
フリップフロップである。これらＤ型フリップフロップ
1,2の出力はそれぞれインバータ7,8を通した上でオープ
ンコレクタ９を介してCPUデバイスにつながる割込線11
にワイヤードオア接続されている。また、前記各Ｄ型フ
リップフロップ1,2の出力はそれぞれ第１のナンドゲー
ト３と第２のナンドゲート４の一方の入力端に入力して
いる。これらのナンドゲート3,4は他方の入力端を他方
のナンドゲートの出力端に接続して所謂たすき掛状に接
続されており、かつ第１のナンドゲート３の他方の入力
端を第３のナンドゲート５に接続している。
いて、１は第１の割込みを発生させる第１のＤ型フリッ
プフロップ、２は第２の割込みを発生させる第２のＤ型
フリップフロップである。これらＤ型フリップフロップ
1,2の出力はそれぞれインバータ7,8を通した上でオープ
ンコレクタ９を介してCPUデバイスにつながる割込線11
にワイヤードオア接続されている。また、前記各Ｄ型フ
リップフロップ1,2の出力はそれぞれ第１のナンドゲー
ト３と第２のナンドゲート４の一方の入力端に入力して
いる。これらのナンドゲート3,4は他方の入力端を他方
のナンドゲートの出力端に接続して所謂たすき掛状に接
続されており、かつ第１のナンドゲート３の他方の入力
端を第３のナンドゲート５に接続している。
第３のナンドゲート５と第４のナンドゲート６はそれ
ぞれ一方の入力端に割込応答信号12が入力され、各ナン
ドゲート5,6の出力はそれぞれ前記第１及び第２のＤ型
フリップフロップ1,2のリセット端子に入力される。ま
た、各ナンドゲート5,6の他方の入力端はインバータ10
を介して相互に接続し、第３のナンドゲート５の該他方
の入力端に前記第１のナンドゲート３の他方の入力端が
接続されている。
ぞれ一方の入力端に割込応答信号12が入力され、各ナン
ドゲート5,6の出力はそれぞれ前記第１及び第２のＤ型
フリップフロップ1,2のリセット端子に入力される。ま
た、各ナンドゲート5,6の他方の入力端はインバータ10
を介して相互に接続し、第３のナンドゲート５の該他方
の入力端に前記第１のナンドゲート３の他方の入力端が
接続されている。
第２図は第１図に示した割込制御回路の動作を示す各
部の動作波形図である。
部の動作波形図である。
いま、第１のＤ型フリップフロップ１において、クロ
ック信号C1によりタイミングT1にて第２図（ａ）に示す
第１の割込みが発生したものとする。この第１の割込み
はインバータ７およびオープンコレクタ９を通して割込
線11に出力され、CPUデバイスに対して同図（ｃ）に示
す割り込みをかける。
ック信号C1によりタイミングT1にて第２図（ａ）に示す
第１の割込みが発生したものとする。この第１の割込み
はインバータ７およびオープンコレクタ９を通して割込
線11に出力され、CPUデバイスに対して同図（ｃ）に示
す割り込みをかける。
一方、前記タイミングT1に非常に接近したタイミング
T2で、クロック信号C2により第２のＤ型フリップフロッ
プ２から同図（ｂ）に示す第２の割込みが発生したとす
る。この第２の割込みもインバータ８およびオープンコ
レクタ９を通して割込線11に出力される。
T2で、クロック信号C2により第２のＤ型フリップフロッ
プ２から同図（ｂ）に示す第２の割込みが発生したとす
る。この第２の割込みもインバータ８およびオープンコ
レクタ９を通して割込線11に出力される。
そして、CPUデバイスから第１の割込みに対する割込
応答信号12が、同図（ｆ）のようにタイミングT3で返さ
れ、この割込応答信号12は第３および第４のナンドゲー
ト5,6の一方の入力端に入力される。このとき、これら
のナンドゲート5,6は、直前に出力された第２の割込み
によって状態が設定されている第１および第２のナンド
ゲート3,4からの出力により、第３のナンドゲート５は
同図（ｄ）のように開いているため、前記割込応答信号
12はこの第３のナンドゲート５を通って第１のＤ型フリ
ップフロップ１のリセット端子に入力される。これによ
り、第１のＤ型フリップフロップ１からの信号は同図
（ａ）のようになり、第１の割込みに対して割込応答信
号を返された状態となる。
応答信号12が、同図（ｆ）のようにタイミングT3で返さ
れ、この割込応答信号12は第３および第４のナンドゲー
ト5,6の一方の入力端に入力される。このとき、これら
のナンドゲート5,6は、直前に出力された第２の割込み
によって状態が設定されている第１および第２のナンド
ゲート3,4からの出力により、第３のナンドゲート５は
同図（ｄ）のように開いているため、前記割込応答信号
12はこの第３のナンドゲート５を通って第１のＤ型フリ
ップフロップ１のリセット端子に入力される。これによ
り、第１のＤ型フリップフロップ１からの信号は同図
（ａ）のようになり、第１の割込みに対して割込応答信
号を返された状態となる。
続いて、第２の割込みに対して同図（ｆ）のようにタ
イミングT4で割込応答信号12が返される。このとき、前
記第１の割込みが解除されたことで第１および第２のナ
ンドゲート3,4の状態が反転されているため、今度は第
３および第４のナンドゲート5,6のうち第４のナンドゲ
ート６が同図（ｅ）のように開いた状態にある。このた
め、割込応答信号12は第２のＤ型フリップフロップ２の
リセット端子に入力され、第２の割込２に対して割込応
答信号を返し、第２のＤ型フリップフロップ２からの信
号は同図（ｂ）のようになる。
イミングT4で割込応答信号12が返される。このとき、前
記第１の割込みが解除されたことで第１および第２のナ
ンドゲート3,4の状態が反転されているため、今度は第
３および第４のナンドゲート5,6のうち第４のナンドゲ
ート６が同図（ｅ）のように開いた状態にある。このた
め、割込応答信号12は第２のＤ型フリップフロップ２の
リセット端子に入力され、第２の割込２に対して割込応
答信号を返し、第２のＤ型フリップフロップ２からの信
号は同図（ｂ）のようになる。
以上説明したように本発明は、第1,第２のフリップフ
ロップの出力に応じてゲート回路を反転動作させ、かつ
このゲート回路の反転状態によって２つのゲートの一方
を選択的に開いて割込応答信号を前記フリップフロップ
に選択的に入力させるので、第１および第２の割込みが
接近された状態で出された場合でも、CPUデバイスから
の割込応答信号を各フリップフロップに順序的に返すこ
とが可能となり、後から出された第２の割込が消される
ことを防止する効果が得られる。
ロップの出力に応じてゲート回路を反転動作させ、かつ
このゲート回路の反転状態によって２つのゲートの一方
を選択的に開いて割込応答信号を前記フリップフロップ
に選択的に入力させるので、第１および第２の割込みが
接近された状態で出された場合でも、CPUデバイスから
の割込応答信号を各フリップフロップに順序的に返すこ
とが可能となり、後から出された第２の割込が消される
ことを防止する効果が得られる。
第１図は本発明の割込制御回路の一実施例の回路図、第
２図は第１図の回路の各部の信号波形図、第３図は従来
の割込制御回路の一例の回路図、第４図は第３図の回路
の各部の信号波形図である。 １……第１のＤ型フリップフロップ、２……第２のＤ型
フリップフロップ、３……第１のナンドゲート、４……
第２のナンドゲート、５……第３のナンドゲート、６…
…第４のナンドゲート、7,8……インバータ、９……オ
ープンコレクタ、10……インバータ、11……割込線、12
……割込応答信号、21……第１のＤ型フリップフロッ
プ、22……第２のＤ型フリップフロップ、23……オープ
ンコレクタ、24……割込線、25……割込応答信号。
２図は第１図の回路の各部の信号波形図、第３図は従来
の割込制御回路の一例の回路図、第４図は第３図の回路
の各部の信号波形図である。 １……第１のＤ型フリップフロップ、２……第２のＤ型
フリップフロップ、３……第１のナンドゲート、４……
第２のナンドゲート、５……第３のナンドゲート、６…
…第４のナンドゲート、7,8……インバータ、９……オ
ープンコレクタ、10……インバータ、11……割込線、12
……割込応答信号、21……第１のＤ型フリップフロッ
プ、22……第２のＤ型フリップフロップ、23……オープ
ンコレクタ、24……割込線、25……割込応答信号。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭53−131731（ＪＰ，Ａ) 特開 昭54−12537（ＪＰ，Ａ) 実開 昭59−23853（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】第１の割込みを発生させる第１のフリップ
フロップと、第２の割込みを発生させる第２のフリップ
フロップとを備え、これらフリップフロップの出力をワ
イヤードオアでCPUデバイスの割込線に接続してなる割
込制御回路において、前記各フリップフロップの出力に
応じて反転動作されるゲート回路と、このゲート回路の
動作状態によって一方が選択的に開かれる２つのゲート
とを備え、前記ゲート回路はたすき掛け接続された２つ
のゲート素子からなるフリップフロップ回路として構成
され、前記第１のフリップフロップ出力をこのフリップ
フロップ回路の一方の入力端子へ、前記第２のフリップ
フロップの出力をフリップフロップ回路の他方の入力端
子へ接続し、このフリップフロップ回路の出力により前
記CPUデバイスから返される割込応答信号を前記２つの
ゲートを介してそれぞれ第１および第２のフリップフロ
ップに選択的に入力させるように構成したことを特徴と
する割込制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2103429A JP2614931B2 (ja) | 1990-04-19 | 1990-04-19 | 割込制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2103429A JP2614931B2 (ja) | 1990-04-19 | 1990-04-19 | 割込制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH041826A JPH041826A (ja) | 1992-01-07 |
| JP2614931B2 true JP2614931B2 (ja) | 1997-05-28 |
Family
ID=14353796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2103429A Expired - Lifetime JP2614931B2 (ja) | 1990-04-19 | 1990-04-19 | 割込制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2614931B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6046749B2 (ja) * | 1977-04-22 | 1985-10-17 | 株式会社日立製作所 | 計算機への割込み回路 |
-
1990
- 1990-04-19 JP JP2103429A patent/JP2614931B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH041826A (ja) | 1992-01-07 |
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