JPS6046749B2 - 計算機への割込み回路 - Google Patents
計算機への割込み回路Info
- Publication number
- JPS6046749B2 JPS6046749B2 JP4572777A JP4572777A JPS6046749B2 JP S6046749 B2 JPS6046749 B2 JP S6046749B2 JP 4572777 A JP4572777 A JP 4572777A JP 4572777 A JP4572777 A JP 4572777A JP S6046749 B2 JPS6046749 B2 JP S6046749B2
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- JP
- Japan
- Prior art keywords
- computer
- circuit
- interrupt
- flip
- flop
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- Computer And Data Communications (AREA)
Description
【発明の詳細な説明】
本発明は計算機への割込み回路に関し、特に、割込み要
因を符号化して計算機へ出力する方式の割込み回路に関
する。
因を符号化して計算機へ出力する方式の割込み回路に関
する。
従来より外部から計算機へ割込みをかける場合、ソフト
ウェアの処理を助け、応答時間を速くするなどの性能の
向上を図るため、割込みの要因をハードウェアで符号化
して計算機へ入力してやる方法がとられている。
ウェアの処理を助け、応答時間を速くするなどの性能の
向上を図るため、割込みの要因をハードウェアで符号化
して計算機へ入力してやる方法がとられている。
この要因の符号化には、カウンタとスキャナを用いる方
法などいくつかの方法があるが、回路が複雑になり、ま
た、発振器などの回路も必要となる。一方符号化回路を
用いて、そのまま符号化する方法は回路が簡単であるが
、割込み要因と、計算機は同期して動作しないため、正
常な入力符号は取込めない場合が生じてしまう。本発明
の目的、誤まつた入力を計算機が受取らないようにした
割込み回路を提供するにある。
法などいくつかの方法があるが、回路が複雑になり、ま
た、発振器などの回路も必要となる。一方符号化回路を
用いて、そのまま符号化する方法は回路が簡単であるが
、割込み要因と、計算機は同期して動作しないため、正
常な入力符号は取込めない場合が生じてしまう。本発明
の目的、誤まつた入力を計算機が受取らないようにした
割込み回路を提供するにある。
このためには、割込み要因の符号化した出力をあらかじ
め、フリップフロップに記憶して計算機が読み込むとき
、常に正しいデータが得られる様にしている。本発明の
特徴は、符号化回路が動作遅れにより入力が変化する度
に、正常でない出力を出した場合においてもこれを計算
機が読み込まない様にしたことにある。
め、フリップフロップに記憶して計算機が読み込むとき
、常に正しいデータが得られる様にしている。本発明の
特徴は、符号化回路が動作遅れにより入力が変化する度
に、正常でない出力を出した場合においてもこれを計算
機が読み込まない様にしたことにある。
このため、入カフリツプフロツプヘのセットを一時禁止
し、この間に、符号化装置出力を一旦ラッチ回路へ移し
、正常なデータのみが計算機へ入力される様にしたもの
である。以下図面を参照して本発明の実施例を説明する
。第１図は従来の割込みを符号化する回路を示し、ＩＯ
ＩＡ及びＩＯＩＢは夫々入力フリップフロップ、１０２
は符号化装置、１０３はオア・ゲ・一ト、１０４はアン
ドゲート、１０５は計算機である。
し、この間に、符号化装置出力を一旦ラッチ回路へ移し
、正常なデータのみが計算機へ入力される様にしたもの
である。以下図面を参照して本発明の実施例を説明する
。第１図は従来の割込みを符号化する回路を示し、ＩＯ
ＩＡ及びＩＯＩＢは夫々入力フリップフロップ、１０２
は符号化装置、１０３はオア・ゲ・一ト、１０４はアン
ドゲート、１０５は計算機である。
前述したように、割込み要因を符号化装置によりコード
化する方法は回路が簡単になる。
化する方法は回路が簡単になる。
しカル第１図に示すように、割込み要因フリツプフロツ
・プＩＯＩＢがセットされ、オア・ゲート１０３を通じ
て線１０８より割込み入力として計算機１０５に入力さ
れたとする。計算機１０５は線１０７に読み込み信号を
出力し、アンド・ゲート１０４を開いて、符号化装置１
０２の出力をデータとして線１０６より取り込む。この
とき、入力フリップフロップ１０１Ａもセットされた場
合も考えると、符号化装置１０２の出力は一瞬、不安定
な出力を出す。このとき、計算機１０５が読み取りを行
なえば正しい割込みが受付けられず、計算機１０５は誤
つた動作をすることになる。この符号化装置の不正な出
力をさけるようにした本発明の回路の実施例を第２図に
示す。第２図で２０１Ａ，２０１Ｂは夫々入力フリップ
フロップ、２０２は符号化回路、２０３はオア・ゲート
、２０４は解読装置、２０５はラッチ、２０６はゲート
、２１１は計算機、２１３はインバータてある。
・プＩＯＩＢがセットされ、オア・ゲート１０３を通じ
て線１０８より割込み入力として計算機１０５に入力さ
れたとする。計算機１０５は線１０７に読み込み信号を
出力し、アンド・ゲート１０４を開いて、符号化装置１
０２の出力をデータとして線１０６より取り込む。この
とき、入力フリップフロップ１０１Ａもセットされた場
合も考えると、符号化装置１０２の出力は一瞬、不安定
な出力を出す。このとき、計算機１０５が読み取りを行
なえば正しい割込みが受付けられず、計算機１０５は誤
つた動作をすることになる。この符号化装置の不正な出
力をさけるようにした本発明の回路の実施例を第２図に
示す。第２図で２０１Ａ，２０１Ｂは夫々入力フリップ
フロップ、２０２は符号化回路、２０３はオア・ゲート
、２０４は解読装置、２０５はラッチ、２０６はゲート
、２１１は計算機、２１３はインバータてある。
この実施例では８個の要因がある場合を示している。ま
た、符号化回路２０２は８つの入力のうち、最高レベル
の入力の番号を符号化して出力する。いわゆる、ブライ
オリテイ符号化回路である。例えば、最高レベルのもの
が入れば、３個の出力はすべて“１゛となり、最底レベ
ルのみの場合は、出力はすべて゜“０゛となる。動作は
、まず入力フリップフロップ２０１Ｂが外部要因によリ
セットされたとする。
た、符号化回路２０２は８つの入力のうち、最高レベル
の入力の番号を符号化して出力する。いわゆる、ブライ
オリテイ符号化回路である。例えば、最高レベルのもの
が入れば、３個の出力はすべて“１゛となり、最底レベ
ルのみの場合は、出力はすべて゜“０゛となる。動作は
、まず入力フリップフロップ２０１Ｂが外部要因によリ
セットされたとする。
この信号はオア・ゲート２０３を介して、割込み入力と
して線２０９より計算機２１１へ取入れられる。計算機
２１１は読み取り信号２１２に出力する前に、ラッチ信
号を線２０８に出力する。第３図は第２図の各部の波形
を示し、線２０８上の信号の禁止部３０２で入力フリッ
プフロップ０１Ａ，２０１Ｂ・・・・・・へ入力は禁止
される。このラッチ信号のラッチ部３０３で符号化装置
２０２の出力はラッチ２０５へ記憶される。この様に計
算機２１１は読み取り信号を線２１２に出力しデータを
ゲート２０６を介して読み込む。このようにすることに
より、第１図で述べた。非同期のために生ずるハザード
を完全にさせることができる。なお、解読装置２０４と
リセット信号（線２０７）は、入力フリップフロップ２
０１Ａ，Ｂ・・・・・・のうち、計算機２１１へ読み取
られたフリップフロップを選択してリセットするもので
あり、本発明に不可欠のものではない。本発明の特徴は
、読み込む前に、一たんラッチすることであり、また、
入力を一時禁止することにある。
して線２０９より計算機２１１へ取入れられる。計算機
２１１は読み取り信号２１２に出力する前に、ラッチ信
号を線２０８に出力する。第３図は第２図の各部の波形
を示し、線２０８上の信号の禁止部３０２で入力フリッ
プフロップ０１Ａ，２０１Ｂ・・・・・・へ入力は禁止
される。このラッチ信号のラッチ部３０３で符号化装置
２０２の出力はラッチ２０５へ記憶される。この様に計
算機２１１は読み取り信号を線２１２に出力しデータを
ゲート２０６を介して読み込む。このようにすることに
より、第１図で述べた。非同期のために生ずるハザード
を完全にさせることができる。なお、解読装置２０４と
リセット信号（線２０７）は、入力フリップフロップ２
０１Ａ，Ｂ・・・・・・のうち、計算機２１１へ読み取
られたフリップフロップを選択してリセットするもので
あり、本発明に不可欠のものではない。本発明の特徴は
、読み込む前に、一たんラッチすることであり、また、
入力を一時禁止することにある。
従つて第２図のフリップフロップには、各種の、同一機
能の回路の使用が考えられるが、すべて、本発明の範囲
である。化上説明したように、本発明によれば発振器、
カウンタなど用いずに、スタティックな構成要素のみで
、エラーの全くない、割込みを符号化して計算機へ入力
する割込み回路が得られる。
能の回路の使用が考えられるが、すべて、本発明の範囲
である。化上説明したように、本発明によれば発振器、
カウンタなど用いずに、スタティックな構成要素のみで
、エラーの全くない、割込みを符号化して計算機へ入力
する割込み回路が得られる。
また、入力フリップフロップへの入力禁止の間だけ、外
部よりの割込みが無視されるようになるが、例えば、Ｔ
Ｉ′Ｌで回路を構成した場合、禁止の時間は、１００＋
１秒もあれば十分である。
部よりの割込みが無視されるようになるが、例えば、Ｔ
Ｉ′Ｌで回路を構成した場合、禁止の時間は、１００＋
１秒もあれば十分である。
この１００＋１秒以上、入力を保持すれば、必ず割込み
は受けつけられ、実際上の問題はない。
は受けつけられ、実際上の問題はない。
第１図は割込みを符号化するブロック図、第２図は本発
明の一実施例のブロック図、第３図は第２図のタイムチ
ャートである。 ２０１Ａ，２０１Ｂ・・・・・・入力フリップフロップ
、２０２・・・・・・符号化装置、２０３・・・・・・
オア・ゲート、２０４・・・・・・解読装置、２０５・
・・・・・ラッチ、２０６・・・・・・ゲート、２１１
・・・・・・計算機、２１３・・・・・・インバータ。
明の一実施例のブロック図、第３図は第２図のタイムチ
ャートである。 ２０１Ａ，２０１Ｂ・・・・・・入力フリップフロップ
、２０２・・・・・・符号化装置、２０３・・・・・・
オア・ゲート、２０４・・・・・・解読装置、２０５・
・・・・・ラッチ、２０６・・・・・・ゲート、２１１
・・・・・・計算機、２１３・・・・・・インバータ。
Claims (1)
- １ 外部からの複数の割込み要因を受けつけるフリップ
フロップと、該フリップフロップの出力を符号化して計
算機へ出力する符号化回路とを備えた計算機への割込み
回路において、前記フリップフロップにセット禁止機能
を付加すると共に、符号化回路の出力をラッチするラッ
チ回路を設け、割込み要因読み込み中は、他の割込み要
因のフリツプフロツプへのデータセットを禁止すると共
に、符号化回路の出力を一旦ラッチ回路へ移した後、計
算機へ出力するようにしたことを特徴とする計算機への
割込み回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4572777A JPS6046749B2 (ja) | 1977-04-22 | 1977-04-22 | 計算機への割込み回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4572777A JPS6046749B2 (ja) | 1977-04-22 | 1977-04-22 | 計算機への割込み回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53131731A JPS53131731A (en) | 1978-11-16 |
| JPS6046749B2 true JPS6046749B2 (ja) | 1985-10-17 |
Family
ID=12727345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4572777A Expired JPS6046749B2 (ja) | 1977-04-22 | 1977-04-22 | 計算機への割込み回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6046749B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0473162U (ja) * | 1990-11-06 | 1992-06-26 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5481738A (en) * | 1977-12-13 | 1979-06-29 | Nec Corp | Multiplex interruption control circuit |
| JPS5660954A (en) * | 1979-10-22 | 1981-05-26 | Toshiba Corp | Processing circuit for external control input signal of cpu |
| JPS5696338A (en) * | 1979-12-28 | 1981-08-04 | Sanyo Electric Co Ltd | Interrupt processing method of microcomputer |
| JPS5923854U (ja) * | 1982-07-31 | 1984-02-14 | 日本電気ホームエレクトロニクス株式会社 | マイクロコンピユ−タのインタラプト回路 |
| JPS59106051A (ja) * | 1982-12-10 | 1984-06-19 | Mitsubishi Electric Corp | 割込要求回路 |
| JPH0619719B2 (ja) * | 1987-01-19 | 1994-03-16 | 三菱電機株式会社 | 割込回路 |
| JPS6458025A (en) * | 1987-08-28 | 1989-03-06 | Seiko Epson Corp | Interruption processing circuit |
| JP2614931B2 (ja) * | 1990-04-19 | 1997-05-28 | 日本電気株式会社 | 割込制御回路 |
-
1977
- 1977-04-22 JP JP4572777A patent/JPS6046749B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0473162U (ja) * | 1990-11-06 | 1992-06-26 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53131731A (en) | 1978-11-16 |
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