JP2644112B2 - Ｆｉｆｏ試験診断回路 - Google Patents
Ｆｉｆｏ試験診断回路Info
- Publication number
- JP2644112B2 JP2644112B2 JP3195966A JP19596691A JP2644112B2 JP 2644112 B2 JP2644112 B2 JP 2644112B2 JP 3195966 A JP3195966 A JP 3195966A JP 19596691 A JP19596691 A JP 19596691A JP 2644112 B2 JP2644112 B2 JP 2644112B2
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- JP
- Japan
- Prior art keywords
- data
- fifo
- circuit
- output
- read
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Techniques For Improving Reliability Of Storages (AREA)
- Communication Control (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
Description
【０００１】
【技術分野】本発明はＦＩＦＯ（First In First Out）
試験診断回路に関し、特に、データを並列に扱うために
使用する複数のＦＩＦＯにおいて各ＦＩＦＯの試験診断
を行う回路に関する。
試験診断回路に関し、特に、データを並列に扱うために
使用する複数のＦＩＦＯにおいて各ＦＩＦＯの試験診断
を行う回路に関する。
【０００２】
【従来技術】一般に、ディジタル通信装置においてデー
タの待合せを行う場合には、ＦＩＦＯ回路を使用してい
る。このＦＩＦＯ回路を２つ並列に使用して異速度間の
データの平滑化を行う場合、２つのＦＩＦＯ回路の遅延
量が一致しない時や、オーバフローやアンダーフローを
起こした時には、出力データに誤りが生じるため、これ
を検出する必要がある。
タの待合せを行う場合には、ＦＩＦＯ回路を使用してい
る。このＦＩＦＯ回路を２つ並列に使用して異速度間の
データの平滑化を行う場合、２つのＦＩＦＯ回路の遅延
量が一致しない時や、オーバフローやアンダーフローを
起こした時には、出力データに誤りが生じるため、これ
を検出する必要がある。
【０００３】そこで、従来は２つのＦＩＦＯ回路の出力
データを比較することにより誤りを検出していた。その
従来のＦＩＦＯ試験診断回路について図３を参照して説
明する。図において、従来の回路は、試験診断の対象た
るＦＩＦＯ回路３及び７の他、両ＦＩＦＯ回路の出力デ
ータを比較する比較回路９と、その比較結果が不一致を
示したとき読出し動作を一定期間インヒビット（禁止）
するための計数器１５及びアンド回路１４とを含んで構
成されている。
データを比較することにより誤りを検出していた。その
従来のＦＩＦＯ試験診断回路について図３を参照して説
明する。図において、従来の回路は、試験診断の対象た
るＦＩＦＯ回路３及び７の他、両ＦＩＦＯ回路の出力デ
ータを比較する比較回路９と、その比較結果が不一致を
示したとき読出し動作を一定期間インヒビット（禁止）
するための計数器１５及びアンド回路１４とを含んで構
成されている。
【０００４】ＦＩＦＯ回路３及び７は、複数ビットの入
力端子及び出力端子を有し、入力端子２に入力される書
込みクロックｂのタイミングでデータが書込まれ、読出
しクロックｋのタイミングでデータが読出される回路で
ある。そして、データ入力端子１に入力されたデータａ
はＦＩＦＯ回路３において所定時間遅延された後にデー
タ出力端子４から出力される。また、データ入力端子５
に入力されたデータｃは、ＦＩＦＯ回路７において所定
時間遅延された後にデータ出力端子８から出力される。
力端子及び出力端子を有し、入力端子２に入力される書
込みクロックｂのタイミングでデータが書込まれ、読出
しクロックｋのタイミングでデータが読出される回路で
ある。そして、データ入力端子１に入力されたデータａ
はＦＩＦＯ回路３において所定時間遅延された後にデー
タ出力端子４から出力される。また、データ入力端子５
に入力されたデータｃは、ＦＩＦＯ回路７において所定
時間遅延された後にデータ出力端子８から出力される。
【０００５】データ入力端子１に入力されるデータａ
は、ＦＩＦＯ回路３及び７の他のビットに試験診断用と
して入力され、夫々所定時間遅延された後にデータｈ，
ｆとして比較回路９に入力される。比較回路９は、両デ
ータの値が一致しているときはハイレベル、不一致のと
きはローレベルとなるリセット信号ｉを出力し、これが
ローレベルのときにはＦＩＦＯ回路３及び７がリセット
される。
は、ＦＩＦＯ回路３及び７の他のビットに試験診断用と
して入力され、夫々所定時間遅延された後にデータｈ，
ｆとして比較回路９に入力される。比較回路９は、両デ
ータの値が一致しているときはハイレベル、不一致のと
きはローレベルとなるリセット信号ｉを出力し、これが
ローレベルのときにはＦＩＦＯ回路３及び７がリセット
される。
【０００６】リセット信号ｉの発生時には、データの読
出しを一定期間禁止すべく、計数器１５で入力端子１３
のクロックｎをカウントし、そのカウント動作中はイン
ヒビット信号ｍによってアンド回路１４の出力である読
出しクロックｋをローレベルに固定する。
出しを一定期間禁止すべく、計数器１５で入力端子１３
のクロックｎをカウントし、そのカウント動作中はイン
ヒビット信号ｍによってアンド回路１４の出力である読
出しクロックｋをローレベルに固定する。
【０００７】かかる構成とされた従来のＦＩＦＯ試験診
断回路の動作について図４及び図５のタイミングチャー
トをも参照しつつ説明する。
断回路の動作について図４及び図５のタイミングチャー
トをも参照しつつ説明する。
【０００８】まず、図４において、Ａ，Ｂ，Ｃ，………
と値が変化する入力データａについては、データ入力端
子１から入力され、入力端子２より入力される書込みク
ロックｂのタイミングでＦＩＦＯ回路３とＦＩＦＯ回路
７とに書込まれ、読出しクロックｋのタイミングでＦＩ
ＦＯ回路３からデータｈとして読出されると共にＦＩＦ
Ｏ回路７からデータｆとして読出される。
と値が変化する入力データａについては、データ入力端
子１から入力され、入力端子２より入力される書込みク
ロックｂのタイミングでＦＩＦＯ回路３とＦＩＦＯ回路
７とに書込まれ、読出しクロックｋのタイミングでＦＩ
ＦＯ回路３からデータｈとして読出されると共にＦＩＦ
Ｏ回路７からデータｆとして読出される。
【０００９】ここで、いずれか一方のＦＩＦＯ回路にオ
ーバフロー又はアンダフローが発生して出力データが誤
った時や、データを書込んでから読出されるまでの遅延
量が、２つのＦＩＦＯのいずれかでずれている時等に
は、データｈとデータｆとは一致しない。比較回路９
は、データｅとデータｆとを比較して、データが一致し
ていないときはリセット信号ｉをＦＩＦＯ回路３及び７
のリセット入力端子（ＲＳＴ）へ出力すると共に計数器
１５へも出力する。計数器１５は、リセット信号ｉを入
力して一定期間のインヒビット信号ｍを出力し、アンド
回路１４にて入力端子１３からのクロックｎをインヒビ
ットして読出しクロックｋを停止する。
ーバフロー又はアンダフローが発生して出力データが誤
った時や、データを書込んでから読出されるまでの遅延
量が、２つのＦＩＦＯのいずれかでずれている時等に
は、データｈとデータｆとは一致しない。比較回路９
は、データｅとデータｆとを比較して、データが一致し
ていないときはリセット信号ｉをＦＩＦＯ回路３及び７
のリセット入力端子（ＲＳＴ）へ出力すると共に計数器
１５へも出力する。計数器１５は、リセット信号ｉを入
力して一定期間のインヒビット信号ｍを出力し、アンド
回路１４にて入力端子１３からのクロックｎをインヒビ
ットして読出しクロックｋを停止する。
【００１０】すなわち、従来の回路によれば、データを
書込んでから読出されるまでの遅延量が、２つのＦＩＦ
Ｏ回路間でずれている時やいずれか一方のＦＩＦＯ回路
にオーバフローやアンダフロー等が発生した時には、リ
セット信号ｉがローレベルとなり、データの誤り（図４
中の斜線部）を検出できた。ところが、図５に示されて
いるように、データが読出されるまでの遅延量のずれ
が、２つのＦＩＦＯ回路で同時に発生した時、又はオー
バフローやアンダフローが同時に発生して２つのＦＩＦ
Ｏ回路から読出されたデータが同じように誤った時等は
データの誤り（図５中の斜線部）を検出することは不可
能であり、ＦＩＦＯ回路のリセットができず誤ったデー
タをそのまま伝送してしまうという欠点があった。
書込んでから読出されるまでの遅延量が、２つのＦＩＦ
Ｏ回路間でずれている時やいずれか一方のＦＩＦＯ回路
にオーバフローやアンダフロー等が発生した時には、リ
セット信号ｉがローレベルとなり、データの誤り（図４
中の斜線部）を検出できた。ところが、図５に示されて
いるように、データが読出されるまでの遅延量のずれ
が、２つのＦＩＦＯ回路で同時に発生した時、又はオー
バフローやアンダフローが同時に発生して２つのＦＩＦ
Ｏ回路から読出されたデータが同じように誤った時等は
データの誤り（図５中の斜線部）を検出することは不可
能であり、ＦＩＦＯ回路のリセットができず誤ったデー
タをそのまま伝送してしまうという欠点があった。
【００１１】
【発明の目的】本発明は上述した従来の欠点を解決する
ためになされたものであり、その目的は２つのＦＩＦＯ
回路において同じようにデータが誤っても、確実にそれ
を検出することのできるＦＩＦＯ試験診断回路を提供す
ることである。
ためになされたものであり、その目的は２つのＦＩＦＯ
回路において同じようにデータが誤っても、確実にそれ
を検出することのできるＦＩＦＯ試験診断回路を提供す
ることである。
【００１２】
【発明の構成】本発明によるＦＩＦＯ試験診断回路は、
所定データを入力とする第１のＦＩＦＯと、前記データ
を所定時間遅延させる第１の遅延回路と、この第１の遅
延回路により遅延されたデータを入力とする第２のＦＩ
ＦＯと、前記第１のＦＩＦＯの出力データを前記所定時
間遅延させる第２の遅延回路と、この第２の遅延回路に
より遅延されたデータと前記第２のＦＩＦＯの出力デー
タとを比較する比較回路とを有し、この比較結果に応じ
てＦＩＦＯの試験診断をなすようにしたことを特徴とす
る。
所定データを入力とする第１のＦＩＦＯと、前記データ
を所定時間遅延させる第１の遅延回路と、この第１の遅
延回路により遅延されたデータを入力とする第２のＦＩ
ＦＯと、前記第１のＦＩＦＯの出力データを前記所定時
間遅延させる第２の遅延回路と、この第２の遅延回路に
より遅延されたデータと前記第２のＦＩＦＯの出力デー
タとを比較する比較回路とを有し、この比較結果に応じ
てＦＩＦＯの試験診断をなすようにしたことを特徴とす
る。
【００１３】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明によるＦＩＦＯ試験診断回路の一実施
例の構成を示すブロック図であり、図３と同等部分は同
一符号により示されている。
る。図１は本発明によるＦＩＦＯ試験診断回路の一実施
例の構成を示すブロック図であり、図３と同等部分は同
一符号により示されている。
【００１４】図において、本実施例のＦＩＦＯ試験診断
回路が図３の従来回路と異なる点は、遅延回路６及び１
０と、比較回路１２と、アンド回路１１とが追加された
点である。これら各回路の追加により、ＦＩＦＯ回路７
については遅延回路６で所定時間（例えば、データの１
ビット分）遅延させた後にデータを入力し、ＦＩＦＯ回
路３についてはその出力後に遅延回路１０で同じ時間だ
けデータを遅延させて、その両データを比較回路１２で
比較しているのである。そして、その比較結果に応じて
ＦＩＦＯ３及び７をリセットすると共に計数器１５及び
アンド回路１４により、読出しクロックｋを停止させる
のである。つまり、同じ時間だけ遅延するため、データ
が正しければ比較結果は一致を示し、そうでなければ不
一致を示すのである。
回路が図３の従来回路と異なる点は、遅延回路６及び１
０と、比較回路１２と、アンド回路１１とが追加された
点である。これら各回路の追加により、ＦＩＦＯ回路７
については遅延回路６で所定時間（例えば、データの１
ビット分）遅延させた後にデータを入力し、ＦＩＦＯ回
路３についてはその出力後に遅延回路１０で同じ時間だ
けデータを遅延させて、その両データを比較回路１２で
比較しているのである。そして、その比較結果に応じて
ＦＩＦＯ３及び７をリセットすると共に計数器１５及び
アンド回路１４により、読出しクロックｋを停止させる
のである。つまり、同じ時間だけ遅延するため、データ
が正しければ比較結果は一致を示し、そうでなければ不
一致を示すのである。
【００１５】かかる構成とされた本実施例のＦＩＦＯ試
験診断回路の動作について図２のタイミングチャートを
も参照しつつ説明する。まず、入力端子１から入力され
た入力データａは入力端子２から入力される書込みクロ
ックｂのタイミングでＦＩＦＯ回路３へ書込まれる。遅
延回路６は入力データａを書込みクロックｂで１ビット
遅延させた遅延データｄをＦＩＦＯ回路７へ出力し、Ｆ
ＩＦＯ回路７ではその遅延データｄが書込みクロックｂ
のタイミングで書込まれる。ＦＩＦＯ回路３及びＦＩＦ
Ｏ回路７に書込まれたデータは、読出しクロックｋのタ
イミングで、ＦＩＦＯ回路３からは読出しデータｈとし
て、ＦＩＦＯ回路７からは読出しデータｅとして、夫々
読出される。
験診断回路の動作について図２のタイミングチャートを
も参照しつつ説明する。まず、入力端子１から入力され
た入力データａは入力端子２から入力される書込みクロ
ックｂのタイミングでＦＩＦＯ回路３へ書込まれる。遅
延回路６は入力データａを書込みクロックｂで１ビット
遅延させた遅延データｄをＦＩＦＯ回路７へ出力し、Ｆ
ＩＦＯ回路７ではその遅延データｄが書込みクロックｂ
のタイミングで書込まれる。ＦＩＦＯ回路３及びＦＩＦ
Ｏ回路７に書込まれたデータは、読出しクロックｋのタ
イミングで、ＦＩＦＯ回路３からは読出しデータｈとし
て、ＦＩＦＯ回路７からは読出しデータｅとして、夫々
読出される。
【００１６】ＦＩＦＯ回路３から読出された読出しデー
タｈは遅延回路１０に入力され、読出しクロックｋで１
ビット遅延され、遅延データｊとして出力される。比較
回路１２はその遅延データｊと読出しデータｅとを入力
として、各々のデータの比較を行い、一致又は不一致を
検出する。そして、一致している場合はハイレベル、不
一致の場合は、ローレベルとなるリセット信号Ｐを出力
する。以上の構成により、２つのＦＩＦＯ回路で同じよ
うにデータが誤ってもそれを検出できる。
タｈは遅延回路１０に入力され、読出しクロックｋで１
ビット遅延され、遅延データｊとして出力される。比較
回路１２はその遅延データｊと読出しデータｅとを入力
として、各々のデータの比較を行い、一致又は不一致を
検出する。そして、一致している場合はハイレベル、不
一致の場合は、ローレベルとなるリセット信号Ｐを出力
する。以上の構成により、２つのＦＩＦＯ回路で同じよ
うにデータが誤ってもそれを検出できる。
【００１７】また、書込みクロックｂのタイミングでＦ
ＩＦＯ回路３及びＦＩＦＯ回路７に書込まれたデータａ
は、従来と同様に読出しクロックｋのタイミングで、Ｆ
ＩＦＯ回路３からは読出しデータｈとして、ＦＩＦＯ回
路７からは読出しデータｆとして、夫々読出される。比
較回路９は読出しデータｈと読出しデータｆとを入力し
て、各々のデータの比較を行い、一致又は不一致を検出
する。そして、一致している場合はハイレベル、不一致
の場合はローレベルとなるリセット信号ｉを出力する。
以上の構成により、従来と同様に、いずれか一方のＦＩ
ＦＯ回路でのデータの誤りを検出できる。
ＩＦＯ回路３及びＦＩＦＯ回路７に書込まれたデータａ
は、従来と同様に読出しクロックｋのタイミングで、Ｆ
ＩＦＯ回路３からは読出しデータｈとして、ＦＩＦＯ回
路７からは読出しデータｆとして、夫々読出される。比
較回路９は読出しデータｈと読出しデータｆとを入力し
て、各々のデータの比較を行い、一致又は不一致を検出
する。そして、一致している場合はハイレベル、不一致
の場合はローレベルとなるリセット信号ｉを出力する。
以上の構成により、従来と同様に、いずれか一方のＦＩ
ＦＯ回路でのデータの誤りを検出できる。
【００１８】アンド回路１１はリセット信号ｉとリセッ
ト信号Ｐとを入力とし、少なくともどちらか一方がロー
レベルを出力した場合、ローレベルとなるリセット信号
ｇをＦＩＦＯ回路３及び７と計数器１５へ出力する。計
数器１５はリセット信号ｇを入力して、リセット信号ｇ
がハイレベルの時はそのままハイレベルを出力し、リセ
ット信号ｊがローレベルの時はローレベル入力時点から
一定期間ローレベルとなるインヒビット信号ｍをアンド
回路１４に出力する。アンド回路１４はインヒビット信
号ｍのローレベルの期間、入力端子１３からのクロック
ｎをインヒビットして読出しクロックｋを停止する。
ト信号Ｐとを入力とし、少なくともどちらか一方がロー
レベルを出力した場合、ローレベルとなるリセット信号
ｇをＦＩＦＯ回路３及び７と計数器１５へ出力する。計
数器１５はリセット信号ｇを入力して、リセット信号ｇ
がハイレベルの時はそのままハイレベルを出力し、リセ
ット信号ｊがローレベルの時はローレベル入力時点から
一定期間ローレベルとなるインヒビット信号ｍをアンド
回路１４に出力する。アンド回路１４はインヒビット信
号ｍのローレベルの期間、入力端子１３からのクロック
ｎをインヒビットして読出しクロックｋを停止する。
【００１９】ここで、ＦＩＦＯ回路３とＦＩＦＯ回路７
とで同時にアンダフローやオーバフローが発生した時、
または何らかの原因で出力データが誤った時、例えば図
２（ａ）中の読出しデータｈ，ｅ，ｊの斜線部が誤って
出力されたと仮定した場合、比較回路１２においてこの
誤り部分が検出され、リセット信号ｇとして出力され
る。
とで同時にアンダフローやオーバフローが発生した時、
または何らかの原因で出力データが誤った時、例えば図
２（ａ）中の読出しデータｈ，ｅ，ｊの斜線部が誤って
出力されたと仮定した場合、比較回路１２においてこの
誤り部分が検出され、リセット信号ｇとして出力され
る。
【００２０】また、ＦＩＦＯ回路３の出力データが誤
り、ＦＩＦＯ回路３より１クロック遅れてＦＩＦＯ回路
７の出力データが誤った時、例えば図２（ｂ）中の読出
しデータｈ、ｆの斜線部が誤って出力されたと仮定した
場合、比較回路９にてこの誤り部分が検出され、リセッ
ト信号ｇとして出力される。
り、ＦＩＦＯ回路３より１クロック遅れてＦＩＦＯ回路
７の出力データが誤った時、例えば図２（ｂ）中の読出
しデータｈ、ｆの斜線部が誤って出力されたと仮定した
場合、比較回路９にてこの誤り部分が検出され、リセッ
ト信号ｇとして出力される。
【００２１】つまり、本実施例の試験診断回路によれ
ば、２つのＦＩＦＯ回路３及び７がどのようにデータ誤
りを起こしても、リセット信号ｉ又はＰのいずれかが出
力されるため、確実に両ＦＩＦＯ回路をリセットできる
のである。また、リセットせずにエラーを表示して停止
する等各種の試験診断に利用することができる。
ば、２つのＦＩＦＯ回路３及び７がどのようにデータ誤
りを起こしても、リセット信号ｉ又はＰのいずれかが出
力されるため、確実に両ＦＩＦＯ回路をリセットできる
のである。また、リセットせずにエラーを表示して停止
する等各種の試験診断に利用することができる。
【００２２】なお、以上の実施例においては、ＦＩＦＯ
回路が２つの場合について説明したが、３つ以上の場合
にも本発明が適用できることは明らかである。その場合
には、ＦＩＦＯ回路の数に応じて比較回路の数を増加す
れば良い。
回路が２つの場合について説明したが、３つ以上の場合
にも本発明が適用できることは明らかである。その場合
には、ＦＩＦＯ回路の数に応じて比較回路の数を増加す
れば良い。
【００２３】
【発明の効果】以上説明したように本発明は、一方のＦ
ＩＦＯ回路の出力側に１個、他方のＦＩＦＯ回路の入力
側に１個の遅延回路を有する回路構成としたので、２つ
のＦＩＦＯ回路を並列に使用したときにオーバフローや
アンダフロー等が同時に発生し、両方のＦＩＦＯ回路か
ら読出したデータが同じように誤った場合でも、そのデ
ータ誤りを検出することができるという効果がある。
ＩＦＯ回路の出力側に１個、他方のＦＩＦＯ回路の入力
側に１個の遅延回路を有する回路構成としたので、２つ
のＦＩＦＯ回路を並列に使用したときにオーバフローや
アンダフロー等が同時に発生し、両方のＦＩＦＯ回路か
ら読出したデータが同じように誤った場合でも、そのデ
ータ誤りを検出することができるという効果がある。
【図１】本発明の実施例によるＦＩＦＯ試験診断回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】図１の回路の各部の動作を示すタイミングチャ
ートである。
ートである。
【図３】従来のＦＩＦＯ試験診断回路の構成を示すブロ
ック図である。
ック図である。
【図４】図３の回路の各部の動作を示すタイミングチャ
ートである。
ートである。
【図５】図３の回路の各部の動作を示すタイミングチャ
ートである。
ートである。
３，７ ＦＩＦＯ回路 ６，１０ 遅延回路 ９，１２ 比較回路
フロントページの続き (56)参考文献 特開 平２−104152（ＪＰ，Ａ) 特開 平１−199228（ＪＰ，Ａ) 特開 平１−119153（ＪＰ，Ａ)
Claims (2)
- 【請求項１】 所定データを入力とする第１のＦＩＦＯ
と、前記データを所定時間遅延させる第１の遅延回路
と、この第１の遅延回路により遅延されたデータを入力
とする第２のＦＩＦＯと、前記第１のＦＩＦＯの出力デ
ータを前記所定時間遅延させる第２の遅延回路と、この
第２の遅延回路により遅延されたデータと前記第２のＦ
ＩＦＯの出力データとを比較する比較回路とを有し、こ
の比較結果に応じてＦＩＦＯの試験診断をなすようにし
たことを特徴とするＦＩＦＯ試験診断回路。 - 【請求項２】 所定データを入力とする第１のＦＩＦＯ
と、前記データを所定時間遅延させる第１の遅延回路
と、この第１の遅延回路により遅延されたデータを第１
の入力とし、かつ前記データを第２の入力とし、これら
第１及び第２の入力データを夫々対応する第１及び第２
の出力データとして送出する第２のＦＩＦＯと、前記第
１のＦＩＦＯの出力データを前記所定時間遅延させる第
２の遅延回路と、この第２の遅延回路により遅延された
データと前記第２のＦＩＦＯの第１の出力データとを比
較する第１の比較回路と、前記第１のＦＩＦＯの出力デ
ータと前記第２のＦＩＦＯの第２の出力データとを比較
する第２の比較回路とを有し、前記第１及び第２の比較
回路の比較結果に応じてＦＩＦＯの試験診断をなすよう
にしたことを特徴とするＦＩＦＯ試験診断回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3195966A JP2644112B2 (ja) | 1991-07-10 | 1991-07-10 | Ｆｉｆｏ試験診断回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3195966A JP2644112B2 (ja) | 1991-07-10 | 1991-07-10 | Ｆｉｆｏ試験診断回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0522360A JPH0522360A (ja) | 1993-01-29 |
| JP2644112B2 true JP2644112B2 (ja) | 1997-08-25 |
Family
ID=16349955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3195966A Expired - Lifetime JP2644112B2 (ja) | 1991-07-10 | 1991-07-10 | Ｆｉｆｏ試験診断回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2644112B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2551331B2 (ja) * | 1993-06-02 | 1996-11-06 | 日本電気株式会社 | メモリ回路 |
| JP3556649B2 (ja) * | 2002-07-26 | 2004-08-18 | 沖電気工業株式会社 | メモリの異常動作検出回路，集積回路，及び異常動作検出方法 |
-
1991
- 1991-07-10 JP JP3195966A patent/JP2644112B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0522360A (ja) | 1993-01-29 |
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